3D NAND

평면 NAND의 한계, 그리고 수직으로

8장에서 본 평면 NAND는 기판 위에 셀 트랜지스터 32~64개를 가로로 직렬 연결한 스트링(String)을 기본 단위로 한다. 용량을 늘리는 방법은 오직 하나, 셀 피치를 줄이는 것이었다. 그러나 피치가 20 nm 아래로 내려가자 세 가지 문제가 동시에 폭발했다.

• 전자 수 부족 — 플로팅 게이트 면적이 줄면서 Vt를 1 V 움직이는 데 필요한 전자가 수백 개에서 수십 개로 줄었다. 전자 몇 개만 빠져도 레벨이 틀어진다. TLC처럼 레벨 간격이 좁은 방식에서는 치명적이다.
• 셀 간 간섭 — 이웃 플로팅 게이트 사이의 기생 커패시턴스가 커져, 옆 셀을 프로그램하면 내 셀의 Vt가 수백 mV 이동했다(8장의 커플링).
• 리소그래피 비용 — 15 nm급 선폭은 ArF 액침 노광에 더블/쿼드러플 패터닝을 써야 했고, 마스크 단계와 비용이 급증했다.

해법은 발상의 전환이었다. 스트링을 기판 위에 눕히지 말고 세우자. 워드라인을 얇은 판으로 만들어 층층이 쌓고, 판들을 수직으로 관통하는 구멍(채널 홀(Channel Hole)) 안에 채널을 만들면, 한 번의 식각으로 수십~수백 개 셀이 동시에 생긴다. 셀의 크기는 노광 선폭이 아니라 막의 두께가 정한다. 막 두께는 증착으로 수 nm 단위까지 정밀하게 조절할 수 있으니, 선폭 미세화 없이도 밀도를 올릴 수 있다.

BiCS와 TCAT: 원통형 차지 트랩 셀

수직 NAND의 기본 개념은 2007년 도시바가 발표한 BiCS(Bit Cost Scalable)에서 시작되었다. 절연막과 게이트 전극(폴리실리콘)을 번갈아 쌓고, 한꺼번에 구멍을 뚫은 뒤 구멍 벽에 저장막과 채널을 입히는 방식이다. 핵심은 “층 수를 늘려도 노광 단계 수가 거의 늘지 않는다”는 점, 즉 비트당 비용이 적층으로 줄어든다(Bit Cost Scalable)는 데 있다.

2009년 삼성은 TCAT(Terabit Cell Array Transistor)을 발표했다. 게이트 전극 대신 질화막(SiN)을 희생층으로 쌓아 두었다가, 나중에 이를 녹여 내고 그 자리에 텅스텐(W) 금속 게이트를 채우는 게이트 대체(Replacement Gate) 방식이다. 금속 게이트는 폴리실리콘보다 저항이 훨씬 낮아 수 mm 길이의 워드라인 RC 지연이 줄고, 고유전율 블로킹막(Al₂O₃)과 조합해 소거 특성도 좋아진다. 2013년 삼성이 24단 V-NAND를 처음 양산한 이후 대부분의 제조사가 ON(산화막/질화막) 적층 + 게이트 대체 구조로 수렴했다.

게이트 올 어라운드 셀의 해부

채널 홀을 위에서 내려다보면 동심원 구조가 보인다. 바깥에서부터 워드라인(W) → 블로킹 산화막 → 차지 트랩 질화막(CTN) → 터널 산화막 → 폴리실리콘 채널 → 코어 산화막 순서다. 게이트가 채널을 360° 감싸므로 게이트 올 어라운드(GAA, Gate-All-Around) 구조이고, 저장은 8장에서 본 플로팅 게이트가 아니라 절연체인 질화막의 트랩에 전자를 가두는 차지 트랩(CTF, Charge Trap Flash) 방식이다. 질화막은 절연체라서 전자가 한곳에 머물고, 셀 간 저장막을 끊지 않아도 된다. 수직 구조에서 층마다 플로팅 게이트를 분리해 만드는 일은 매우 어렵기 때문에, 이것이 차지 트랩이 3D NAND의 표준이 된 결정적 이유다.

마카로니 채널

채널은 단결정이 아니라 증착으로 만든 폴리실리콘이다. 폴리실리콘에는 결정립계(Grain Boundary)가 있고, 그 계면의 트랩이 전자 이동도를 떨어뜨리고 셀마다 Vt 편차를 만든다. 채널을 속이 꽉 찬 기둥으로 만들면 결정립계가 많아지고, 게이트에서 먼 중심부는 제어도 잘 안 된다. 그래서 채널을 5~10 nm 두께의 얇은 관으로만 입히고 안쪽을 산화막으로 채운다. 단면이 마카로니 파스타처럼 생겼다고 해서 마카로니 채널(Macaroni Channel)이라 부른다. 얇은 채널은 SOI처럼 완전 공핍되어 게이트 제어력(서브문턱 기울기)이 좋아지고, 트랩 부피가 줄어 편차도 줄어든다.

곡률이 만드는 전계 집중

원통형 셀의 숨은 장점은 전계 분포다. 원통 축전기에서 전속밀도 \(D\)는 반지름에 반비례한다(\(D = Q/2\pi r L\)). 따라서 안쪽의 터널 산화막에는 전계가 몰리고 바깥의 블로킹막은 전계가 약해진다. 여러 유전층이 겹친 원통에서 반지름 \(r\)의 전계는 다음과 같다.

프로그램 시 터널막 전계가 커지면 FN 터널링 전류(8장)가 지수적으로 커지고, 반대로 블로킹막 전계는 작아서 트랩된 전자가 게이트 쪽으로 새거나 소거 시 게이트에서 전자가 거꾸로 주입되는 현상(백 터널링)이 억제된다. 같은 전압으로 더 빨리 쓰고, 덜 새는 셀이 되는 것이다. 이 장점은 홀 반지름이 작을수록 커지지만, 이는 곧 홀 지름이 다른 셀은 속도도 다르다는 뜻이기도 하다. 5절의 테이퍼 문제로 이어진다.

구조와 공정: 쌓고, 뚫고, 바꾸고, 잇는다

3D NAND의 셀 어레이는 대략 다음 순서로 만들어진다. 모든 단계는 수백 층을 한 번에 처리한다는 데 의미가 있다. 층 수가 두 배가 되어도 노광 단계는 거의 그대로이고, 늘어나는 것은 증착 시간과 식각 깊이다.

1. ON 교대 적층 — 화학기상증착(CVD)으로 SiO₂와 Si₃N₄를 한 층에 각각 20~30 nm 정도씩 번갈아 수백 층 쌓는다. 층 쌍의 두께(워드라인 피치)는 세대에 따라 약 60 nm에서 40 nm대로 줄어 왔다.
2. 채널 홀 식각 — 지름 약 100 nm의 구멍을 수 µm 깊이로 뚫는다. 종횡비가 수십 : 1에 이르는 고종횡비 식각(HARC, High Aspect Ratio Contact etch)이다. 3D NAND 공정에서 가장 어려운 단계로 꼽힌다.
3. 채널 형성 — 원자층 증착(ALD)으로 블로킹 산화막, 질화막, 터널 산화막을 홀 벽에 차례로 입히고, 폴리실리콘 채널을 얇게 입힌 뒤 가운데를 산화막(코어)으로 채운다. 바닥은 식각으로 열어 소스와 연결한다.
4. 슬릿 식각 — 블록 경계를 따라 적층 전체를 관통하는 긴 도랑(슬릿(Slit))을 판다.
5. 게이트 대체 — 슬릿을 통해 뜨거운 인산(H₃PO₄)을 흘려 넣어 질화막만 선택적으로 녹여 낸다. 산화막 층들은 채널 기둥이 받쳐 주어 무너지지 않는다. 비어 있는 틈에 (Al₂O₃ 블로킹막과) TiN 장벽층, 텅스텐을 채우면 워드라인이 된다.
6. 공통 소스와 배선 — 슬릿 벽을 절연하고 가운데를 텅스텐 등으로 채워 공통 소스 라인(CSL)으로 쓴다(또는 CuA 구조에서는 바닥의 소스 판에 연결). 이어서 계단 영역에 워드라인 컨택을, 홀 위에 비트라인을 형성한다.

계단 컨택: 수백 개 워드라인에 전선 잇기

층층이 쌓인 워드라인 판에 각각 전압을 걸려면 판마다 위에서 접근할 수 있는 착지점이 있어야 한다. 그래서 어레이 가장자리를 계단 모양으로 깎는다. 아래층 판일수록 더 길게 뻗어 나와 있고, 각 계단 끝에 수직 컨택을 내린다. 이것이 계단 구조(Staircase)다. 계단은 포토레지스트를 조금씩 깎아 내며(트림) 한 층씩 식각하는 트림–식각(Trim-Etch) 반복으로 만든다. 레지스트 한 번으로 여러 계단을 깎을 수 있지만 수백 층이면 이 과정 자체가 상당한 비용이다.

블록과 블록 사이는 슬릿이 나눈다. 슬릿은 게이트 대체의 통로이자, 워드라인 판을 블록 단위로 자르는 칼이고, 동시에 공통 소스 라인이 된다. 하나의 블록 안에서도 맨 위 SSL 층만 얕게 잘라(String Select Cut) 여러 개의 스트링 그룹으로 나눈다. 같은 비트라인에 연결된 여러 홀 중 어느 것을 읽을지를 SSL이 고르는 것이다. 이제 전체 구조를 3D로 보자.

적층 수 경쟁: 24단에서 400단대로

2013년 24단으로 시작한 3D NAND의 적층 수는 대략 1~2년마다 1.3~1.5배씩 늘어 2024~2025년 300단 안팎에 이르렀고, 2026년에는 400단대 제품의 초기 양산이 시작되었다. 아래 표는 대표적인 이정표다. 제조사마다 “단수”를 세는 방법(더미 층, 선택 트랜지스터 포함 여부)이 달라 숫자는 참고용이며, 연도는 양산 또는 발표 기준의 대략값이다.

적층이 늘면 스택 높이도 커진다. 워드라인 피치를 45 nm라 하면 300단 스택은 13 µm를 넘는다. 머리카락 굵기의 약 1/6이다. 그래서 적층 경쟁은 단순히 “층을 더 쌓는 것”이 아니라 층을 얇게 만드는 것(피치 축소)과 깊은 구멍을 뚫는 것의 싸움이기도 하다. 층을 너무 얇게 하면 워드라인 저항이 커지고 인접 워드라인 간 간섭이 늘어난다(8절).

고종횡비 식각과 멀티 데크

지름 100 nm에 깊이 6 µm인 구멍의 종횡비(Aspect Ratio)는 60 : 1이다. 이는 지름 1 m, 깊이 60 m짜리 우물을 오차 없이 곧게 파는 것과 같다. 플라즈마 식각에서 이온은 구멍 깊숙이 갈수록 측벽에 부딪혀 에너지를 잃고, 식각 부산물은 빠져나오기 어려워진다. 결과적으로 식각 속도가 깊이에 따라 느려지고(ARDE, Aspect Ratio Dependent Etching), 구멍은 아래로 갈수록 좁아지는 테이퍼(Taper) 모양이 된다. 휘거나(Bowing) 비틀리는(Twisting) 결함, 바닥까지 못 뚫는 Not-Open 불량도 깊이와 함께 급증한다.

멀티 데크: 나눠서 뚫기

한 번에 뚫을 수 있는 깊이에는 한계가 있으므로, 적층을 두세 덩어리(데크(Deck))로 나누어 쌓고 뚫기를 반복한다. 아래 데크를 쌓고 홀을 뚫어 희생막으로 채운 뒤, 위 데크를 쌓고 다시 홀을 뚫어 아래 홀과 정렬해 잇는다. 이음부에는 약간 넓은 연결 플러그(Inter-Deck Plug)를 두어 정렬 오차를 흡수한다. 데크마다 테이퍼가 다시 시작되므로 홀 지름 편차가 줄지만, 공정 단계가 늘고 정렬 불량이라는 새 위험이 생긴다.

홀 지름이 깊이에 따라 달라지면 2절에서 본 곡률 효과 때문에 셀 특성도 달라진다. 아래쪽 좁은 홀의 셀은 터널막 전계가 커서 프로그램·소거가 빠르고, 위쪽 넓은 홀의 셀은 느리다. 그러면 같은 ISPP 펄스로 쓸 때 워드라인마다 Vt 분포 위치가 달라진다. 컨트롤러와 칩 내부 알고리즘은 워드라인을 여러 구역(zone)으로 나누어 시작 전압과 스텝, 검증 전압을 구역별로 조정해 이 편차를 보정한다(10장, 11장).

주변 회로를 어디에 둘 것인가: CuA와 웨이퍼 본딩

NAND 칩에는 셀 어레이 말고도 페이지 버퍼(센스 앰프+래치), 워드라인 디코더, 고전압 펌프, I/O 회로 같은 주변 회로(Peripheral Circuit)가 필요하다. 초기 3D NAND는 주변 회로를 어레이 옆에 따로 배치했는데, 어레이가 적층으로 점점 작아지자 주변 회로가 다이 면적의 30% 이상을 차지하게 되었다. 해법은 주변 회로도 “아래층”으로 보내는 것이다.

• CMOS 언더 어레이 — 먼저 기판에 CMOS 주변 회로와 배선을 만들고, 그 위에 소스 판을 깔고 셀 어레이를 쌓는다. 마이크론·인텔의 CuA(CMOS under Array), SK하이닉스의 PUC(Peri Under Cell), 삼성의 COP(Cell On Peri)가 같은 계열이다. 다이 면적이 크게 줄지만, 어레이 공정의 고온(수백 °C 이상) 열처리를 아래 CMOS가 견뎌야 하므로 트랜지스터와 배선 재료(텅스텐 배선 등)에 제약이 생긴다.
• 웨이퍼 본딩 — 셀 어레이 웨이퍼와 CMOS 웨이퍼를 따로 만들어 앞면끼리 맞붙이는 방식. YMTC의 Xtacking, 키옥시아·샌디스크(옛 웨스턴디지털 플래시 사업부)의 CBA(CMOS directly Bonded to Array)가 대표적이다. 두 웨이퍼를 수백만 개의 구리 패드로 하이브리드 본딩하는데, 7장의 HBM에서 본 하이브리드 본딩과 같은 계열의 기술이다. CMOS가 어레이의 고온 공정을 겪지 않으므로 빠른 로직 트랜지스터를 쓸 수 있어 I/O 속도와 전력 면에서 유리하다. 대신 웨이퍼 두 장이 들어가고 본딩 정렬·수율이라는 새 과제가 생긴다.

비트 밀도와 다이 용량 계산

3D NAND의 밀도는 세 가지 곱으로 거칠게 이해할 수 있다. 단위 면적당 채널 홀 수 × 워드라인 층 수 × 셀당 비트 수. 여기에 슬릿·더미 홀·SSL 컷 때문에 잃는 면적(어레이 효율)과, 다이에서 셀 어레이가 차지하는 비율(주변 회로·계단·패드 제외)을 곱하면 다이 밀도가 나온다.

예를 들어 \(p = 150\) nm이면 \(A_{hole} \approx 0.0195\ \mu\mathrm{m}^2\), 즉 1 µm²에 홀이 약 51개다. 236단 TLC라면 이상적인 셀 밀도는 51 × 236 × 3 ≈ 36,000 bit/µm² = 36 Gb/mm²이고, 어레이 효율 0.7과 어레이 면적 비율 0.6을 곱하면 약 15 Gb/mm²가 된다. 이는 2022~2023년 200단대 TLC 제품이 학회에서 발표한 값(대략 12~15 Gb/mm²)과 비슷한 수준이다. 이 밀도에서 1Tb 다이는 약 70 mm²다. 300단 안팎의 최신 세대는 TLC 약 20 Gb/mm², QLC는 약 28 Gb/mm²대까지 발표되었다(2024~2025년 학회 기준, 대략값).

계단의 면적 비용

층이 늘면 계단 영역도 길어진다. 계단 한 칸의 폭을 \(w\), 층 수를 \(N\)이라 하면 계단 길이는 \(L_{st} = N w\)이고, 워드라인 길이 \(L_{WL}\) 대비 면적 오버헤드는 \(L_{st}/(L_{WL}+L_{st})\)다. 300단에 칸 폭 0.5 µm면 계단이 150 µm나 된다. 그래서 실제 칩은 계단을 워드라인 방향 한 줄로만 깎지 않고, 비트라인 방향으로도 나누어 여러 줄로 깎는 분할 계단(다방향 계단)을 써서 길이를 \(1/k\)로 줄인다.

3D 고유의 신뢰성 문제

3D NAND는 평면 NAND의 셀 간 커플링 문제를 크게 줄였지만(셀 사이가 워드라인 방향으로는 산화막으로, 수평 방향으로는 홀 간격 수백 nm로 떨어져 있다), 구조 자체에서 오는 새로운 문제가 생겼다. 11장에서 ECC와 함께 자세히 다루고, 여기서는 3D 고유의 메커니즘만 짚는다.

측면 전하 이동

그림 9-2(b)에서 보았듯 차지 트랩 질화막은 한 스트링의 모든 셀에 걸쳐 끊기지 않고 이어져 있다. 프로그램된 셀의 워드라인 아래에 모인 전자들은 시간이 지나며, 특히 고온에서 질화막을 따라 위아래 워드라인 사이 공간(스페이서 영역)으로 조금씩 퍼져 나간다. 이를 측면 전하 이동(Lateral Charge Migration)이라 한다. 전하가 빠져나간 셀은 Vt가 내려가고, 이웃이 소거 상태일수록(전하 농도 차가 클수록) 이동이 심하다. 데이터 보존 직후 짧은 시간에 Vt가 빠르게 이동하는 Early Retention Loss의 주요 원인이다.

워드라인 간 간섭과 기타

• 워드라인 간 간섭 — 층을 얇게 할수록 인접 워드라인의 프린징 전계가 스페이서 영역 채널에 영향을 주고, 이웃 셀에 저장된 전하가 내 셀의 Vt를 흔든다. 평면 NAND만큼은 아니지만 피치 축소와 함께 다시 커지는 추세다.
• 홀 크기 편차 — 깊이 방향 테이퍼(체계적)와 홀마다의 불규칙한 모양 편차(무작위)가 모두 셀 Vt 분포를 넓힌다. 워드라인 구역별 트리밍으로 체계적 편차를 보정한다.
• 폴리실리콘 채널 — 결정립계 트랩 때문에 읽기 전류가 작고 온도 의존성이 크며, 긴 스트링(수백 개 셀 직렬)의 저항 때문에 셀 전류가 더 줄어든다. 읽기 오류와 Read Disturb에 영향을 준다.
• 소거 방식 — 채널이 기판에서 떨어진 폴리실리콘이라 평면처럼 기판에 고전압을 걸어 소거할 수 없다. 대신 GIDL(Gate-Induced Drain Leakage)로 정공을 만들어 채널 전위를 끌어올리는 방식을 주로 쓴다.