Chapter 08

NAND 플래시 셀

DRAM 셀은 커패시터의 전하가 수십 밀리초 만에 새어 나가서 끊임없이 리프레시해야 했다(4장). NAND 플래시는 정반대다. 전자를 절연막으로 사방이 둘러싸인 '감옥'에 가둬서, 전원을 꺼도 10년 가까이 비트를 지킨다. 이 장에서는 그 감옥을 만드는 게이트 스택, 전자를 억지로 들여보내고 빼내는 FN 터널링, 수십 개의 셀을 줄줄이 엮은 NAND 스트링, 그리고 한 셀에 3~4비트를 우겨 넣는 멀티 레벨 기술까지 셀 수준의 물리를 따라간다.

저장 전하가 문턱 전압을 $\Delta V_t = -Q/C_{CG}$ 만큼 옮기는 원리와 부호의 의미를 설명할 수 있다.
플로팅 게이트(FG)와 차지 트랩(CTF, SONOS/TANOS) 셀의 구조 차이와 장단점을 비교할 수 있다.
게이트 커플링 비(GCR)를 커패시터 모델로 계산하고, 그것이 프로그램 전압에 주는 영향을 안다.
FN 터널링과 ISPP(증분 스텝 펄스 프로그래밍)·검증 루프, 블록 단위 소거를 설명할 수 있다.
NAND 스트링의 읽기 동작(선택 WL에 기준 전압, 비선택 WL에 V_pass)과 페이지·블록 구조를 이해한다.
SLC~QLC의 Vt 분포, 그레이 코딩, 읽기 기준 전압 수와 속도·내구성 트레이드오프, 간섭·디스터브 메커니즘을 설명할 수 있다.

전원을 꺼도 남는 비트: 비휘발성의 원리

2장에서 본 MOSFET의 문턱 전압 $V_t$는 게이트 아래에 채널을 만들려면 게이트에 얼마의 전압을 걸어야 하는지를 나타낸다. 그런데 게이트와 채널 사이에 전하가 붙박여 있다면 이야기가 달라진다. 음전하(전자)가 게이트 스택 안에 갇혀 있으면 그 전자가 채널의 전자를 밀어내기 때문에, 같은 채널을 만들려면 게이트에 더 큰 양의 전압이 필요하다. 즉 $V_t$가 오른쪽(높은 쪽)으로 이동한다.

플래시 메모리는 이 원리를 그대로 이용한다. 게이트 스택 가운데에 전하를 저장하는 층을 하나 끼워 넣고, 그 층을 두꺼운 절연막으로 위아래에서 감싼다. 전자가 많이 갇혀 있으면 $V_t$가 높고(프로그램 상태, 관례상 '0'), 전자를 빼내면 $V_t$가 낮다(소거 상태, '1'). 읽을 때는 두 상태 사이의 전압을 게이트에 걸어서 전류가 흐르는지만 보면 된다. 전원이 꺼져도 전자는 에너지 장벽(Si–SiO₂ 약 3.1 eV)에 막혀 빠져나가지 못하므로 비트가 유지된다 — 이것이 비휘발성(non-volatility)이다.

그림 8-1. 플로팅 게이트 셀. 도체(poly-Si)로 된 FG가 위아래 절연막에 갇혀 전기적으로 '떠' 있다. FG에 전자가 있으면 문턱 전압이 올라간다. 도체이므로 전자는 FG 전체에 고르게 퍼진다.

그림 8-2. 차지 트랩 셀(TANOS: TaN–Al₂O₃–Nitride–Oxide–Si). 저장층이 절연체인 질화막이라서 전자가 트랩 자리에 제자리에 붙잡힌다. 한 곳에 결함이 생겨도 전하 전체가 새지 않는다.

얼마나 옮겨 가는지는 간단한 정전기로 구할 수 있다. 저장층에 전하 $Q$(전자이면 음수)가 있고 게이트에서 저장층까지의 커패시턴스를 $C_{CG}$라 하면, 채널 입장에서 이 전하를 상쇄하려면 게이트에 $-Q/C_{CG}$만큼의 전압이 추가로 필요하다.

$$\Delta V_t \;=\; -\,\frac{Q}{C_{CG}} \qquad (Q = -N q \;\Rightarrow\; \Delta V_t = +\frac{N q}{C_{CG}})$$

여기서 $N$은 저장된 전자 수, $q = 1.6\times10^{-19}$ C. 전자가 들어가면($Q<0$) $V_t$가 올라가고, 전자를 빼내 순수 양전하 상태가 되면($Q>0$, 과소거) $V_t$가 음수까지 내려간다. CTF 셀은 $C_{CG}$ 대신 트랩 전하 중심에서 게이트까지의 차단막 커패시턴스를 쓴다.

숫자를 넣어 보자. 20 nm급 평면 셀에서 $C_{CG}$는 약 1~3 aF(아토패럿, $10^{-18}$ F) 수준이다. $C_{CG} = 1.6$ aF이면 전자 한 개가 $V_t$를 약 0.1 V 옮긴다. 소거와 프로그램 상태 사이의 창이 3~4 V라면 필요한 전자는 불과 30~40개다. 이렇게 적은 수의 전자로 비트를 표현한다는 사실이, 뒤에서 볼 멀티 레벨 저장의 어려움과 평면 NAND 스케일링 한계의 뿌리다.

'0'과 '1'의 관례

NAND에서는 소거 상태(전자 없음, 낮은 $V_t$)를 '1', 프로그램 상태(높은 $V_t$)를 '0'으로 둔다. 소거된 블록은 모든 비트가 '1'(0xFF)이고, 프로그램은 '1'을 '0'으로만 바꿀 수 있다. '0'을 '1'로 되돌리려면 블록 전체를 소거해야 한다 — 이 비대칭이 10장의 FTL과 가비지 컬렉션을 낳는다.

플로팅 게이트 vs 차지 트랩

플래시 셀의 저장층은 두 계열로 나뉜다. 1980년대 도시바의 마스오카(F. Masuoka)가 제안한 이래 평면 NAND의 주류였던 플로팅 게이트(FG, Floating Gate)는 저장층이 도체(도핑된 poly-Si)다. 반면 차지 트랩(CTF, Charge Trap Flash)은 질화막(Si₃N₄)의 결함 준위(트랩)에 전자를 붙잡는다. 초기 CTF는 poly 게이트–산화막–질화막–산화막–Si로 된 SONOS 구조였고, 이후 소거 특성을 개선하려고 고유전율 차단막(Al₂O₃)과 일함수가 큰 금속 게이트(TaN)를 쓴 TANOS가 개발되었다.

가장 큰 차이는 전하가 움직일 수 있느냐다. FG는 도체이므로 터널 산화막 어딘가에 결함(누설 경로)이 하나만 생겨도 FG 전체의 전자가 그 구멍으로 빠져나간다. CTF는 전자가 트랩 자리마다 따로 붙잡혀 있어서 국부 결함이 생겨도 그 근처 전하만 잃는다. 덕분에 CTF는 터널 산화막을 더 얇게 만들 수 있고(프로그램 전압 ↓), 저장층 자체도 얇아서(수 nm) 셀 높이가 낮다. 이웃 셀과의 커패시턴스 결합도 약하다 — 도체 FG 사이처럼 넓은 면이 마주 보지 않기 때문이다.

항목	플로팅 게이트 (FG)	차지 트랩 (CTF)
저장층	도핑된 poly-Si (도체), 두께 수십 nm	Si₃N₄ 트랩층 (절연체), ~5–7 nm
터널 산화막	~7–8 nm SiO₂	~4–5 nm (SiO₂ 또는 밴드 조절형 ONO)
게이트–저장층 결합	ONO IPD, FG를 감싸 커플링 비 확보	차단막(Al₂O₃/SiO₂)
국부 결함에 대한 내성	약함 — 결함 하나로 전하 전체 손실 가능	강함 — 전하가 트랩에 분산 고정
셀 간 FG–FG 간섭	큼 (스케일링의 주된 한계)	작음
약점	셀 높이·간섭, 산화막 두께 하한	전하의 측면 이동(lateral migration), 얕은 트랩 탈출에 의한 초기 Vt 이동
대표 사용처	평면(2D) NAND 대부분, 일부 3D(Intel/Solidigm)	대부분의 3D NAND (삼성 V-NAND 등)

왜 3D NAND는 거의 CTF인가

3D NAND는 수직 채널 홀 안쪽 벽을 따라 막을 증착해 셀을 만든다(9장). 절연체인 질화막은 여러 층의 셀이 한 줄로 이어진 연속막이어도 전하가 셀 사이로 잘 이동하지 않으므로, 층마다 저장층을 끊어 줄 필요가 없다. 도체 FG라면 층마다 FG를 분리해야 해서 공정이 훨씬 복잡하다. 이 '연속막으로도 된다'는 성질이 CTF를 3D의 표준으로 만들었다.

커플링 비: 컨트롤 게이트가 FG를 얼마나 움직이나

FG 셀의 FG는 어떤 단자에도 직접 연결되어 있지 않다. 그렇다면 FG의 전압은 무엇이 정할까? 답은 주변 전극과의 커패시턴스 분배다. FG는 컨트롤 게이트($C_{CG}$, ONO를 통해), 채널·기판($C_B$, 터널 산화막을 통해), 소스·드레인($C_S, C_D$), 그리고 이웃 셀의 FG($C_{FF}$)와 각각 커패시터로 이어진 섬(island)이다.

그림 8-3. FG의 커패시터 등가 회로. FG 전압은 각 전극 전압을 커패시턴스 비율로 가중 평균한 값에 저장 전하의 기여 $Q/C_T$를 더한 것이다. 이웃 FG와의 결합 $C_{FF}$은 8절의 셀 간 간섭 원인이 된다.

전하 보존으로부터 FG 전압은 다음과 같다($C_T$는 FG에 붙은 모든 커패시턴스의 합).

$$V_{FG} \;=\; \frac{C_{CG}V_{CG} + C_B V_B + C_S V_S + C_D V_D + \sum C_{FF}V_{FG,nb}}{C_T} + \frac{Q}{C_T}, \qquad \alpha_G \equiv \frac{C_{CG}}{C_T}$$

$\alpha_G$가 게이트 커플링 비(GCR, Gate Coupling Ratio). 평면 FG 셀에서 보통 0.5~0.65. ONO가 FG의 윗면뿐 아니라 옆면까지 감싸도록 FG를 높게 세우는 이유가 $C_{CG}$를 키워 GCR을 올리기 위해서다.

FG 입장에서 트랜지스터의 문턱 전압을 $V_{t,FG}$라 하면, 컨트롤 게이트에서 본 문턱 전압은 $V_{t,CG} = V_{t,FG}/\alpha_G - Q/(\alpha_G C_T) = V_{t,FG}/\alpha_G - Q/C_{CG}$ 이다. 앞 절의 $\Delta V_t = -Q/C_{CG}$가 바로 여기서 나온다. GCR이 중요한 이유는 두 가지다.

프로그램 효율: 컨트롤 게이트에 20 V를 걸어도 터널 산화막에 걸리는 전압은 대략 $\alpha_G \times 20$ V 뿐이다. GCR이 0.6이면 약 12 V, 0.4면 8 V로 떨어져 FN 터널링 전류가 수 자릿수 줄어든다. GCR이 낮으면 프로그램 전압을 올려야 하고, 고전압은 주변 회로와 디스터브의 부담이 된다.
스케일링의 적: 셀 피치를 줄이면 FG 옆면을 감쌀 ONO 공간이 사라져 $C_{CG}$가 줄고, 반대로 이웃 FG와의 $C_{FF}$는 가까워진 거리 때문에 커진다. GCR 하락과 간섭 증가가 동시에 온다.

SIMULATOR

커플링 비 · ΔVt 계산기

C_CG (ONO) C_B (터널 산화막) C_S + C_D C_FF (이웃 FG 합) V_CG 저장 전자 수 N

GCR α_G—

V_FG—

터널 산화막 전계 (7 nm)—

ΔVt = Nq/C_CG—

전자 1개당 ΔVt—

해볼 것: ① C_CG를 줄여 GCR이 0.4 아래로 떨어지면 같은 18 V에서도 산화막 전계가 FN 터널링이 잘 일어나는 ~10 MV/cm 아래로 떨어지는 것을 보라. ② 전자 수 N을 늘리면 음전하가 V_FG를 끌어내려 전계가 줄어든다 — 프로그램이 스스로 느려지는 '자기 제한' 효과다. ③ C_FF를 키우면(셀 간격 축소) GCR이 떨어진다.

프로그램과 소거: FN 터널링과 ISPP

전자를 절연막 너머로 보내는 방법은 두 가지다. NOR 플래시는 드레인 근처에서 가속된 '뜨거운' 전자가 장벽을 넘게 하는 채널 열전자 주입(CHE, Channel Hot Electron)을 쓴다. 빠르지만 셀당 수백 µA의 전류가 필요하다. NAND는 전류가 거의 필요 없는 FN 터널링(Fowler–Nordheim tunneling)을 쓴다. 산화막에 매우 강한 전계(~10 MV/cm)를 걸면 에너지 장벽이 삼각형으로 기울어져 얇아지고, 전자가 양자역학적으로 그 장벽을 관통한다(2장의 터널링).

그림 8-4. 프로그램 시 에너지 밴드. 컨트롤 게이트에 큰 양전압을 걸면 밴드가 오른쪽으로 크게 기울어진다. 터널 산화막의 장벽은 원래 두께(사다리꼴) 전체가 아니라 기울어진 끝부분(삼각형)만 남아 유효 두께가 얇아지고, 채널의 전자가 이를 관통해 FG에 떨어진다.

FN 터널링 전류 밀도는 산화막 전계 $E_{ox}$에 대해 극도로 비선형이다.

$$J_{FN} = A\,E_{ox}^2 \exp\!\left(-\frac{B}{E_{ox}}\right),\qquad B = \frac{4\sqrt{2m^*}\,\Phi_B^{3/2}}{3q\hbar}$$

Si/SiO₂에서 대략 $A \approx 1.25\times10^{-6}$ A/V², $B \approx 2.3\times10^{8}$ V/cm (Lenzlinger–Snow). $E_{ox}$가 8 → 10 → 12 MV/cm로 오를 때 $J$는 약 $2\times10^{-5}$ → $10^{-2}$ → $0.7$ A/cm²로, 전계가 20~25% 오를 때마다 두세 자릿수씩 뛴다. 그래서 읽기 전압(수 V)에서는 전자가 사실상 움직이지 않고, 프로그램 전압(~20 V)에서만 움직인다.

소거는 그 반대 방향이다. 컨트롤 게이트(워드라인)를 0 V로 두고 셀들이 공유하는 p-웰에 18~20 V를 걸면, FG의 전자가 기판 쪽으로 터널링해 빠져나간다. 웰은 블록 단위로 공유되므로(엄밀히는 웰에 연결된 블록들 중 선택 블록의 WL만 0 V로 두고 비선택 블록의 WL은 띄워 둔다) 소거는 블록 단위로만 가능하다. 한 블록은 수 MB에 이르고, 소거 시간은 수 ms로 프로그램보다 훨씬 길다. CTF 셀은 전자를 빼내는 것만으로는 느려서, 기판의 정공이 트랩층으로 터널링해 들어와 전자와 재결합하는 정공 주입이 소거의 주요 경로가 된다.

SIMULATOR

셀 단면 · 에너지 밴드 — 프로그램 / 소거 / 읽기

셀 단면

에너지 밴드 (수직 방향: 채널 → CG)

—

모드

인가 전압 커플링 비 GCR

V_FG—

산화막 전계 E_ox—

FN 전류 밀도—

저장 전자 수 (20×20 nm²)—

셀 Vt—

누적 시간—

해볼 것: ① 프로그램 모드에서 20 V를 인가하면 처음엔 전자가 폭포처럼 들어오다가, 쌓인 전자가 V_FG를 끌어내려 전계가 ~10 MV/cm 근처로 떨어지면서 급격히 느려진다(밴드 기울기가 완만해지는 것을 보라). ② 전압을 10 V로 낮추면 1 ms가 지나도 Vt가 거의 움직이지 않는다 — FN 전류의 지수적 전계 의존성. (이 모델의 터널 산화막은 8 nm) ③ 소거 모드로 바꿔 웰에 고전압을 걸면 밴드가 반대로 기울고 전자가 기판으로 빠진다. 계속 걸면 Vt가 음수로 깊어지는 과소거. ④ 읽기 모드에서 게이트 전압이 Vt보다 높을 때만 채널이 생긴다. 이때 전계는 수 MV/cm 이하라 전하가 사실상 변하지 않는다.

ISPP: 계단식으로 올리고, 매번 확인한다

같은 칩 안의 셀이라도 터널 산화막 두께, GCR, 채널 도핑이 조금씩 달라서 같은 전압 펄스에 대한 $V_t$ 이동량이 셀마다 다르다. 고정 전압 펄스 한 번으로 프로그램하면 결과 $V_t$ 분포가 넓게 퍼진다. 그래서 NAND는 ISPP(Incremental Step Pulse Programming)를 쓴다. 낮은 전압에서 시작해 펄스마다 $\Delta V_{ISPP}$(보통 0.2~0.5 V)씩 올리고, 펄스 사이에 검증(verify) 읽기를 해서 목표 $V_{vfy}$를 넘은 셀은 다음 펄스부터 금지(inhibit)시킨다.

그림 8-5. ISPP 파형(위)과 두 셀의 $V_t$ 변화(아래). 프로그램 펄스(청록)마다 전압을 $\Delta V_{ISPP}$씩 올리고, 사이사이 검증 펄스(보라)로 $V_t$를 확인한다. 정상 상태에서 한 펄스당 $V_t$ 상승량은 $\Delta V_{ISPP}$와 거의 같아진다. 검증을 통과한 셀은 다음 펄스부터 제외되므로 느린 셀과 빠른 셀이 모두 목표 바로 위에 모인다.

ISPP가 잘 작동하는 이유는 앞 시뮬레이터에서 본 자기 제한 효과다. 충분히 펄스를 받은 셀은 저장 전하가 산화막 전계를 일정 수준(~10 MV/cm)으로 되돌려 놓으므로, 게이트 전압이 $\Delta V$ 오르면 $V_t$도 거의 $\Delta V$만큼 오른다(ISPP 기울기 ≈ 1). 따라서 검증을 통과한 순간의 $V_t$는 목표에서 최대 $\Delta V_{ISPP}$만큼만 넘친다. 프로그램된 분포의 폭은 대략 $\Delta V_{ISPP}$ + 잡음이다. 스텝을 줄이면 분포는 좁아지지만 펄스 수가 늘어 프로그램 시간이 길어진다 — 멀티 레벨 셀이 느린 핵심 이유다.

SIMULATOR

ISPP 프로그램–검증 루프

시작 전압 V_start 스텝 ΔV_ISPP 검증 전압 V_vfy 셀 간 변동 σ 검증 없이 고정 펄스 수만 인가

인가 펄스 수—

검증 통과 셀—

최종 분포 폭 (최대−최소)—

분포 σ—

프로그램 시간 (펄스 15 µs + 검증 5 µs)—

해볼 것: ① 스텝을 0.2 V로 줄이면 최종 분포 폭이 좁아지는 대신 펄스 수(=시간)가 늘어난다. ② 셀 간 변동 σ를 키워도 검증이 있으면 최종 폭은 거의 스텝으로 정해진다. ③ '검증 없이'를 켜면 모든 셀이 같은 펄스 수를 받아 초기 변동이 그대로 남은 넓은 분포가 된다 — 검증 루프의 가치.

실제 수치 감각

평면 NAND에서 SLC 프로그램은 수 번, TLC는 상태당 여러 번의 펄스와 상태별 검증이 필요해 전체 수십 회의 펄스·검증이 반복된다. 2024년 무렵 3D TLC의 페이지 프로그램 시간 tPROG는 약 0.3~1 ms, 블록 소거 시간 tBERS는 약 3~10 ms 수준이다. 제조사는 여러 상태를 한 번에 검증하거나 빠른 셀을 미리 늦추는 등 다양한 기법으로 이 시간을 줄인다.

NAND vs NOR: 셀을 엮는 방법

'NAND'와 'NOR'라는 이름은 셀을 연결하는 방식이 각각 NAND 게이트, NOR 게이트의 풀다운 네트워크와 닮은 데서 왔다. NOR 플래시는 모든 셀이 비트라인과 소스라인 사이에 병렬로 연결된다. 아무 셀이나 켜지면 비트라인이 방전되니 NOR 게이트와 같다. 각 셀에 비트라인 컨택이 있어서 임의 접근이 빠르고(수십 ns) 코드를 직접 실행(XIP)할 수 있지만, 컨택 때문에 셀 면적이 약 10F²로 크다.

NAND 플래시는 셀들을 직렬로 줄줄이 연결한 스트링(string)을 만든다. 모든 셀이 켜져야만 전류가 흐르니 NAND 게이트와 같다. 컨택은 스트링 양 끝에만 있으므로 셀 면적이 이상적인 4F²에 가깝다 — NAND가 저장 매체로 이긴 이유다. 대신 셀 하나만 골라 읽으려면 나머지 셀을 모두 강제로 켜 둬야 한다.

그림 8-6. NOR는 셀마다 비트라인 컨택이 있는 병렬 구조, NAND는 셀 32~64개(평면)를 직렬로 이은 스트링 구조다. NAND 오른쪽 그림은 위에서 본 레이아웃으로, 세로 띠가 활성 영역(비트라인 방향), 가로 띠가 워드라인이며 교차점마다 셀이 하나씩 있다. 한 워드라인에 걸린 셀들이 페이지(읽기·쓰기 단위), 같은 SSL/GSL을 공유하는 스트링 묶음이 블록(소거 단위)이다.

스트링 양 끝의 SSL(String Select Line) 트랜지스터는 비트라인과, GSL(Ground Select Line) 트랜지스터는 공통 소스라인(CSL)과 스트링을 연결·분리한다. 한 블록은 (WL 수) × (셀당 비트 수)개의 페이지로 이루어진다. 예를 들어 평면 MLC에서 64 WL이면 128페이지, 페이지 8 KB라면 블록은 1 MB다. 3D TLC에서는 페이지 16 KB, 블록은 수십 MB에 이른다.

각 동작에서 단자에 거는 전압을 정리하면 다음과 같다(평면 NAND의 대표값, 세대마다 다름).

동작	선택 WL	비선택 WL	SSL / GSL	선택 BL	비선택 BL	p-웰
읽기	V_R (기준 전압, 0~4 V)	V_read ≈ 5~7 V	on / on (~4~5 V)	프리차지 ~0.5~1 V	0 V (차폐)	0 V
프로그램	V_pgm 15~20 V (ISPP)	V_pass ≈ 8~10 V	V_CC / 0 V(off)	0 V (프로그램)	V_CC (금지)	0 V
소거	블록 내 모든 WL 0 V (비선택 블록 WL은 floating)		floating	floating		V_ers ≈ 18~20 V

셀프 부스팅: 같은 WL의 다른 셀은 어떻게 보호하나

프로그램할 때 선택 WL에는 20 V가 걸리는데, 그 WL을 공유하는 페이지의 모든 셀이 프로그램되면 안 된다. 금지할 스트링의 비트라인에 V_CC를 걸면 SSL 트랜지스터가 곧 꺼지고 채널이 전기적으로 떠 버린다. 이 상태에서 WL들이 V_pass/V_pgm으로 올라가면 떠 있는 채널 전위도 커패시턴스 결합으로 7~8 V까지 함께 끌려 올라간다(셀프 부스팅(self-boosting)). 게이트–채널 전압 차가 12 V 정도로 줄어 FN 터널링이 거의 일어나지 않는다. V_pass는 부스팅을 위해 충분히 높아야 하지만, 너무 높으면 비선택 WL의 셀들이 약하게 프로그램된다 — 이것이 8절의 프로그램 디스터브다.

읽기: 기준 전압과 비트라인 센싱

셀을 읽는다는 것은 "이 셀의 $V_t$가 기준 전압 $V_R$보다 높은가 낮은가?"라는 예/아니오 질문을 던지는 것이다. 선택 WL에 $V_R$을 걸면 $V_t < V_R$인 셀(소거)은 켜져 전류가 흐르고, $V_t > V_R$인 셀(프로그램)은 꺼져 있다. 이를 판정하는 방법이 비트라인 센싱이다. 비트라인을 ~0.5~1 V로 프리차지한 뒤 띄워 두고, 일정 시간(수 µs) 후 비트라인 전압이 떨어졌는지(셀 on → 방전) 유지되는지(셀 off)를 페이지 버퍼의 센스 앰프가 판정한다. 최근에는 비트라인 전압을 일정하게 고정하고 전류를 적분하는 전류 센싱(ABL, All-Bit-Line) 방식이 주로 쓰여 인접 비트라인 간 결합 잡음을 줄인다.

셀의 Id–Vg 곡선에서 보면 저장 전하는 곡선의 모양을 거의 바꾸지 않고 옆으로 평행 이동만 시킨다. 판정 기준 전류(보통 수십~수백 nA)를 곡선이 가로지르는 게이트 전압이 곧 그 셀의 $V_t$다.

SIMULATOR

Id–Vg 곡선의 Vt 이동과 읽기 판정

추가 저장 전자 수 N C_CG 읽기 기준 전압 V_R 부문턱 기울기 SS 로그 스케일 (Id)

ΔVt—

셀 Vt (@100 nA)—

V_R에서 셀 전류—

판정—

해볼 것: ① 전자 수를 늘리며 곡선이 오른쪽으로 평행 이동하는 것을 보라(전자 1개 ≈ q/C_CG). ② V_R을 곡선이 기준 전류를 지나는 점 근처에 두면 작은 Vt 차이에도 판정이 바뀐다 — 분포가 겹치는 경계가 오류가 나는 곳이다. ③ SS가 나빠지면(값이 커지면) on/off 전류 비가 줄어 센싱 여유가 작아진다.

스트링 안의 셀 하나를 읽으려면 나머지 셀은 무조건 켜져 있어야 한다. 그래서 비선택 WL에는 가장 높은 프로그램 상태의 $V_t$보다도 충분히 높은 V_read(또는 read-pass, 약 5~7 V)를 건다. 이때 비선택 셀들은 단순한 '저항이 작은 스위치'가 되고, 스트링 전류는 선택 셀 하나가 결정한다. 하지만 V_read가 너무 낮으면 높은 상태로 프로그램된 비선택 셀이 꺼져 선택 셀이 '0'으로 잘못 읽히고, 너무 높으면 수많은 읽기 동안 비선택 셀에 약한 FN 스트레스가 쌓인다(읽기 디스터브).

SIMULATOR

NAND 스트링 읽기 (셀 8개)

선택 워드라인

V_R (선택 WL) V_read (비선택 WL)

전류 애니메이션

—

선택 셀 Vt—

스트링 전류—

읽은 값—

실제 저장 값—

해볼 것: 셀을 클릭하면 소거('1') ↔ 프로그램('0')이 바뀐다. ① V_read를 3 V 아래로 내리면 프로그램된 비선택 셀이 꺼져 선택 셀이 소거 상태여도 '0'으로 잘못 읽힌다. ② '읽기 10만 회'를 여러 번 누르면 V_read 스트레스로 비선택 소거 셀의 Vt가 조금씩 올라간다(V_read가 높을수록 빠르다). 소거 셀 Vt가 V_R을 넘으면 읽기 오류.

멀티 레벨 셀: SLC에서 QLC, PLC까지

$V_t$는 연속적인 아날로그 값이다. 소거와 프로그램 두 상태만 쓰지 않고 $V_t$ 창을 $2^n$개 구간으로 나누면 셀 하나에 $n$비트를 저장할 수 있다. 셀당 1비트는 SLC(Single-Level Cell), 2비트는 MLC, 3비트는 TLC, 4비트는 QLC, 5비트는 PLC(Penta)다. 같은 셀 수로 용량을 2~5배 늘릴 수 있어서, 2024년 무렵 SSD 출하의 대부분은 TLC이고 대용량 제품에서 QLC가 늘고 있다.

대가는 크다. 전체 창(대략 소거 −3 V ~ 최고 상태 +5 V)은 거의 그대로인데 상태 수는 $2^n$으로 늘어나므로 상태 간격이 급격히 좁아진다. 상태를 구분하려면 $2^n - 1$개의 읽기 기준 전압이 필요하고, 각 상태의 분포를 좁게 만들려고 ISPP 스텝도 작아져야 한다.

그림 8-7. TLC의 8개 $V_t$ 분포(ER, P1~P7)와 7개의 읽기 기준 전압, 2-3-2 그레이 코드. 하위(L) 페이지는 R1·R5 두 번, 중위(M) 페이지는 R2·R4·R6 세 번, 상위(U) 페이지는 R3·R7 두 번의 읽기로 판정된다. 소거 분포(ER)는 프로그램 검증을 거치지 않아 가장 넓다.

셀 하나의 3비트는 서로 다른 세 페이지에 속한다(하위·중위·상위 페이지). 한 페이지를 읽을 때는 그 비트가 바뀌는 경계의 기준 전압만 적용하면 된다. 그레이 코딩(Gray coding)으로 상태에 비트 패턴을 배정하면 인접 상태 사이에서는 딱 한 비트만 다르므로, $V_t$ 분포가 경계를 살짝 넘어 이웃 상태로 오판되더라도 비트 오류는 1개로 끝나고, 페이지별 필요한 읽기 횟수도 고르게 분산된다(TLC 2-3-2, QLC 4-4-4-3 등).

종류	비트/셀	상태 수 2ⁿ	읽기 기준 전압	상태 간격(대략)	tR (대략)	tPROG (대략)	P/E 내구성 (대략)
SLC	1	2	1	~3–4 V	~20–30 µs	~0.1–0.2 ms	~5만–10만 회
MLC	2	4	3	~1.2–1.5 V	~40–60 µs	~0.5–1 ms	~3천–1만 회
TLC	3	8	7	~0.6–0.8 V	~40–80 µs	~0.3–1 ms	~1천–3천 회
QLC	4	16	15	~0.3–0.4 V	~80–170 µs	~1.5–3 ms	~0.5천–1.5천 회
PLC	5	32	31	~0.15–0.2 V	연구·시제품 단계 (2022~)		수백 회 이하 예상

표의 시간·내구성은 2024~2026년 3D NAND 제품군의 대략적 범위이며 제조사·세대·동작 모드에 따라 차이가 크다. 상태 간격은 ~6 V 창을 기준으로 한 교육용 추정치.

SLC 캐시

TLC·QLC SSD는 빈 블록 일부를 SLC 모드로 써서 쓰기 데이터를 먼저 빠르게 받은 뒤, 한가할 때 TLC/QLC로 옮겨 적는다. 캐시가 가득 차면 쓰기 속도가 급락하는 현상이 여기서 나온다(10장).

SIMULATOR

Vt 분포 · 열화 · RBER 추정

셀 종류

초기 분포 폭 σ P/E 사이클 리텐션 시간 (40°C) 로그 스케일 (꼬리 보기) 읽기 기준 전압 최적화 (read retry)

상태 수 / 기준 전압—

상태 간격—

유효 σ (최고 상태)—

추정 RBER—

해볼 것: ① 같은 σ에서 SLC → QLC로 바꾸면 분포 사이 골짜기가 사라지며 RBER이 수십 자릿수 뛴다. ② P/E 사이클을 늘리면 터널 산화막 손상으로 분포가 넓어지고, 리텐션 시간을 늘리면 높은 상태일수록 전하를 더 잃어 왼쪽으로 이동한다. ③ 열화 후 '읽기 기준 전압 최적화'를 켜면 기준 전압이 골짜기를 따라가 RBER이 크게 줄어든다 — 컨트롤러의 read retry. ECC가 감당하는 RBER은 대략 10⁻³~10⁻² 수준이다(11장).

간섭과 디스터브, 그리고 평면 스케일링의 끝

셀이 작아지고 상태 간격이 좁아질수록, 원래는 무시할 수 있던 작은 효과들이 분포를 넓혀 오류를 만든다. 대표적인 네 가지를 보자.

그림 8-8. 플로팅 게이트 간 커플링 간섭. 이웃 FG에 전자가 들어가면(공격 셀의 $V_t$ 상승) 기생 커패시턴스 $C_{FF}$를 통해 피해 셀의 FG 전위가 내려가, 피해 셀에 전자가 한 개도 추가되지 않았는데도 겉보기 $V_t$가 올라간다.

셀 간 간섭(cell-to-cell interference): 그림 8-8처럼 이웃 셀이 나중에 프로그램되면 이미 프로그램된 셀의 $V_t$가 $\gamma\,\Delta V_{t,agg}$만큼 올라간다($\gamma = C_{FF}/C_T$, 20 nm급 평면 FG에서 비트라인·워드라인·대각 방향을 합쳐 약 0.1 이상). 공격 셀이 3~4 V 움직이면 피해 셀은 수백 mV나 이동한다 — TLC 상태 간격의 절반에 가깝다. 대책으로 두 번에 나눠 쓰는 다단계 프로그램(거칠게 쓴 뒤 이웃을 쓰고 다시 미세 조정하는 foggy–fine, shadow 프로그램), 공격 셀 값을 고려해 읽는 보정 읽기, 에어갭 등이 쓰였다.
프로그램 디스터브: 프로그램 중 금지된 셀(같은 WL, 다른 스트링)은 $V_{pgm}$을, 같은 스트링의 비선택 셀은 $V_{pass}$를 받는다. 셀프 부스팅이 불완전하거나 $V_{pass}$가 높으면 이들 셀에 원치 않는 전자가 들어가 소거 상태(ER)가 오른쪽으로 번진다.
읽기 디스터브: 한 블록을 수만~수십만 번 읽으면 비선택 WL에 반복해서 걸린 $V_{read}$가 약한 FN 스트레스로 쌓인다. 주로 소거 상태 셀의 $V_t$가 올라간다. SSD 컨트롤러는 블록별 읽기 횟수를 세어 한도에 가까우면 데이터를 다른 블록으로 옮겨 쓴다(read reclaim).
리텐션·내구성 열화: P/E 사이클마다 고전계 FN 전류가 터널 산화막에 트랩을 만든다. 트랩은 분포를 넓히고(프로그램 잡음), 누설 경로(SILC, 스트레스 유발 누설 전류)가 되어 전하를 빼내며, 전자를 잠시 붙잡았다 놓는 탈트랩으로 초기 $V_t$ 이동을 만든다. 그래서 많이 쓴 셀일수록 데이터 보존 기간이 짧아진다(11장).

평면 NAND는 왜 ~15 nm에서 멈췄나

평면 NAND는 2000년대 동안 1~2년마다 셀 피치를 줄여 가며 용량을 늘렸지만, 2014~2015년 무렵 15~16 nm급(1y/1z nm) 세대를 끝으로 사실상 멈췄다. 원인은 이 장에서 본 효과들이 한꺼번에 한계에 부딪혔기 때문이다.

전자 수 고갈: $C_{CG}$가 수 aF 이하로 줄어 한 상태를 구분하는 전자가 수십 개 이하로 떨어졌다. 전자 몇 개만 새어도 상태가 바뀌고, 전자 주입의 통계적 요동(포아송 잡음)만으로도 분포가 넓어진다.
터널 산화막 두께 하한: 10년 리텐션을 지키려면 SiO₂를 약 7 nm 아래로 줄이기 어렵다. 가로는 줄어도 세로는 못 줄이니, 셀이 좁고 높은 기둥이 되어 간섭과 패턴 붕괴가 심해졌다.
GCR 붕괴와 간섭 폭증: 이웃 FG 사이에 ONO를 감쌀 공간이 사라져 GCR이 떨어지고 $C_{FF}$는 커졌다.
리소그래피 비용: 15 nm급 선폭은 ArF 액침 노광으로 다중 패터닝(SAQP 등)을 해야 해서 공정 비용이 급등했다.

해법은 셀을 옆으로 줄이는 대신 위로 쌓는 것이었다. 2013년 삼성이 24단 V-NAND를 양산한 이래, 셀 크기는 오히려 40 nm급으로 되돌리고(전자 수·간섭 문제 완화) 층수를 늘려 밀도를 높이는 3D NAND가 표준이 되었다. 2024~2025년에는 200~300단대 제품이 양산되었고, 2026년에는 400단대 제품도 초기 양산에 들어갔다. 수직 채널 CTF 셀, 계단 구조, CMOS 언더 어레이는 9장에서 3D로 살펴본다.

숫자로 보는 스케일링

셀 피치를 20 nm → 15 nm로 줄이면 면적은 약 0.56배지만, 게이트 스택 높이는 거의 그대로여서 이웃 FG가 마주 보는 면적 대비 거리가 줄어 $C_{FF}$는 커지고 $C_{CG}$는 작아진다. 간섭 계수 $\gamma$가 커진 만큼 TLC의 좁은 상태 간격은 급격히 잠식된다. 3D NAND의 셀은 평면 20 nm 셀보다 크지만, 수백 층을 쌓아 평면 대비 수십 배의 비트 밀도를 얻는다.

핵심 정리

플래시 셀은 절연막으로 둘러싸인 저장층에 전하를 가둬 문턱 전압을 옮긴다: $\Delta V_t = -Q/C_{CG}$. 전자(음전하)가 들어가면 $V_t$가 오른다. 20 nm급 셀에선 전자 1개가 ~0.1 V에 해당한다.
플로팅 게이트는 도체 poly-Si 저장층, 차지 트랩(SONOS/TANOS)은 질화막 트랩에 전하를 고정한다. CTF는 국부 결함·간섭에 강하고 연속막이 가능해 3D NAND의 표준이 되었다.
FG 전압은 커패시턴스 분배로 정해지며, 게이트 커플링 비 $\alpha_G = C_{CG}/C_T$(~0.6)가 프로그램 효율을 좌우한다.
NAND는 FN 터널링(~10 MV/cm, $J \propto E^2 e^{-B/E}$)으로 프로그램(WL ~20 V)·소거(웰 ~20 V, 블록 단위)한다. 저장 전하가 전계를 낮추는 자기 제한 덕분에 ISPP 기울기는 ≈1이다.
ISPP는 펄스 전압을 $\Delta V_{ISPP}$씩 올리며 매번 검증해 셀 변동과 무관하게 좁은 분포(폭 ≈ 스텝)를 만든다. 스텝이 작을수록 분포는 좁고 프로그램은 느리다.
NAND는 셀 32~64개(평면)를 SSL·GSL 사이에 직렬로 이은 스트링으로 4F²에 가까운 밀도를 얻는다. 페이지 = 워드라인(읽기·쓰기 단위), 블록 = 스트링 묶음(소거 단위). 읽을 때 비선택 WL에는 V_read(5~7 V)를 걸어 켜 둔다.
n비트/셀은 $2^n$개 상태와 $2^n-1$개 읽기 기준 전압이 필요하다. 상태 간격이 좁아질수록 느리고(ISPP 스텝↓), 내구성이 떨어지며(SLC ~10만 → QLC ~1천 회), 그레이 코딩으로 경계 오판을 1비트 오류로 제한한다.
셀 간 FG 커플링, 프로그램·읽기 디스터브, 사이클·리텐션 열화가 분포를 넓힌다. 전자 수 고갈·산화막 두께 하한·간섭으로 평면 NAND는 ~15 nm에서 멈췄고 3D로 넘어갔다.

확인 퀴즈

1. $C_{CG} = 2$ aF인 FG 셀에 전자 25개를 추가로 주입했다. 문턱 전압 변화로 가장 가까운 것은?

$Q = -25q = -4\times10^{-18}$ C, $\Delta V_t = -Q/C_{CG} = 4\times10^{-18}/2\times10^{-18} = +2$ V. 음전하가 들어가면 문턱 전압은 올라간다.

2. 3D NAND에서 플로팅 게이트 대신 차지 트랩(CTF)이 주로 쓰이는 가장 직접적인 이유는?

도체 FG는 셀마다 분리해야 하지만, 질화막은 전자를 트랩 자리에 고정하므로 수직 채널 벽을 따라 연속으로 증착해도 된다. CTF도 여전히 ~20 V급 프로그램 전압과 블록 소거를 쓴다.

3. ISPP에서 스텝 ΔV_ISPP를 0.5 V에서 0.25 V로 줄이면 어떤 변화가 예상되나?

ISPP 기울기 ≈ 1이므로 검증을 통과할 때의 초과량은 최대 한 스텝이다. 스텝을 절반으로 줄이면 분포 폭도 대략 절반이 되지만 같은 전압 범위를 오르는 데 펄스가 두 배로 든다.

4. NAND 스트링에서 WL3의 셀을 읽는 중, 비선택 WL의 전압 V_read를 지나치게 낮게(예: 2 V) 설정했다. 무슨 일이 생기나?

직렬 스트링은 모든 셀이 켜져야 전류가 흐른다. 그래서 V_read는 가장 높은 프로그램 상태의 Vt보다 충분히 높아야 한다. 반대로 너무 높으면 읽기 디스터브가 커진다.

5. QLC 셀이 하나의 셀에서 모든 상태를 구분하려면 읽기 기준 전압이 몇 개 필요한가? 또 그레이 코딩의 이점은?

$2^4 = 16$개 상태 사이의 경계는 15개다. 그레이 코딩은 분포 자체를 바꾸지 않지만, 이웃 상태끼리 1비트만 다르게 배정해 경계 오판의 비트 오류를 최소화하고 4-4-4-3처럼 페이지별 읽기 횟수를 고르게 한다.

6. 평면 NAND의 스케일링이 ~15 nm에서 멈춘 이유로 적절하지 않은 것은?

FN 터널링은 산화막 두께와 전계로 결정되며 채널 길이와 무관하다. 스케일링을 막은 것은 전자 수 고갈, 산화막 두께 하한, GCR 감소·FG 간섭, 다중 패터닝 비용이었다. 해법은 3D 적층이었다(9장).