DRAM 셀과 어레이
DRAM 비트 하나는 트랜지스터 하나와 커패시터 하나, 즉 1T1C로 끝난다. 이 단순함 덕분에 스마트폰 한 대에 수백억 개의 비트가 들어간다. 대가도 있다. 셀이 가진 전하는 수만 개의 전자뿐이고, 읽으면 지워지며, 가만히 두어도 새어 나간다. 이 장에서는 그 작은 전하를 어떻게 읽어 내는지(전하 공유와 센스 앰프), 수십억 개의 셀을 어떻게 배열하는지(오픈/폴디드 비트라인, 6F²), 그리고 10 nm대 공정에서 셀이 어떤 입체 구조가 되었는지(매립 워드라인, 실린더 커패시터)를 3D 모델로 살펴본다.
- 1T1C 셀의 쓰기·유지·읽기 동작과 파괴적 읽기(destructive read)의 의미를 설명할 수 있다.
- 전하 공유 식 \(\Delta V = \tfrac{V_{DD}}{2}\cdot\tfrac{C_s}{C_s+C_{BL}}\)으로 비트라인 신호를 계산하고, 전하 전송비가 설계를 어떻게 제약하는지 안다.
- 교차 결합 래치형 비트라인 센스 앰프의 프리차지 → 전하 공유 → 증폭 → 복원 순서를 파형으로 설명할 수 있다.
- 오픈/폴디드 비트라인과 8F²/6F² 셀의 관계, 서브어레이·매트·로컬/글로벌 비트라인의 계층을 이해한다.
- 셀 트랜지스터(평면→RCAT→매립 워드라인)와 커패시터(스택/트렌치→실린더→필라)의 진화 이유를 안다.
- 1a/1b/1c nm 세대의 스케일링 난제와 4F² 수직 채널 트랜지스터, 3D DRAM의 개념을 설명할 수 있다.
1T1C 셀: 전하 한 줌으로 비트를 저장하기
DRAM(Dynamic Random Access Memory) 셀은 액세스 트랜지스터(Access Transistor) 하나와 저장 커패시터(Storage Capacitor, \(C_s\)) 하나로 이루어진다. 트랜지스터의 게이트는 가로로 달리는 워드라인(Word Line, WL)에, 한쪽 소스/드레인은 세로로 달리는 비트라인(Bit Line, BL)에 붙는다. 반대쪽 단자에는 커패시터의 스토리지 노드(Storage Node, SN)가 연결되고, 커패시터의 다른 극판인 셀 플레이트(Cell Plate)는 모든 셀이 공유하며 보통 \(V_{DD}/2\)에 묶는다.
동작은 다음 세 가지다.
- 쓰기: 비트라인을 \(V_{DD}\)(데이터 '1') 또는 0 V('0')로 만들고 워드라인을 켠다. 커패시터가 비트라인 전압까지 충전·방전되면 워드라인을 끈다. NMOS 액세스 트랜지스터가 \(V_{DD}\)를 문턱 전압 손실 없이 넘기도록 워드라인은 \(V_{DD}\)보다 높은 VPP(대략 2.5~3 V)로 구동한다.
- 유지: 워드라인을 끄면(보통 약간 음전압으로) 커패시터는 섬처럼 고립된다. 하지만 접합 누설, 서브스레숄드 누설, GIDL 등으로 전하가 조금씩 빠져나간다(2장). 그래서 표준은 모든 셀을 64 ms(고온에서는 32 ms)마다 다시 읽고 써 주는 리프레시(Refresh)를 요구한다. 'Dynamic'이라는 이름이 여기서 왔다(5장).
- 읽기: 비트라인을 미리 \(V_{DD}/2\)로 맞춘 뒤 워드라인을 켜면, 셀 전하가 비트라인과 나뉘면서 비트라인 전압이 아주 조금 오르거나 내린다. 이 변화를 센스 앰프가 증폭한다. 전하를 나누는 순간 셀의 원래 전압은 사라지므로 읽기는 파괴적(Destructive Read)이며, 센스 앰프가 증폭한 전압으로 셀을 다시 채우는 복원(Restore)이 읽기의 일부다.
저장 전하는 얼마나 될까? \(C_s = 10\) fF에 \(V_{DD}/2 = 0.55\) V만큼의 차이를 저장한다면 \(Q = C\Delta V = 5.5\) fC, 전자로 약 34,000개다. 플레이트가 \(V_{DD}/2\)이므로 '1'과 '0'은 각각 \(\pm 0.55\) V의 극성으로 저장되고, 유전막에 걸리는 전압은 최대 \(V_{DD}/2\)에 그친다. 얇은 high-k 유전막의 신뢰성을 위해 플레이트를 \(V_{DD}/2\)에 두는 것이다.
3장의 6T SRAM 셀은 래치가 스스로 값을 붙들어서 리프레시가 필요 없고 읽기도 비파괴적이다. 대신 트랜지스터 6개로 셀 면적이 약 120~150 F² 에 이른다. DRAM은 셀 면적 6 F² 로 20배 이상 조밀하지만, 그 대가로 센스 앰프·리프레시·복원 같은 주변 회로의 부담을 진다.
비트라인 센스 앰프: 수십 mV를 풀 스윙으로
ΔV 수십 mV를 디지털 값으로 만드는 회로가 비트라인 센스 앰프(Bit-Line Sense Amplifier, BLSA)다. 구조는 3장 SRAM 셀과 같은 교차 결합 인버터 래치(Cross-Coupled Latch)다. NMOS 쌍의 공통 소스(SAN, 또는 LAB)와 PMOS 쌍의 공통 소스(SAP, 또는 LA)를 평소엔 \(V_{DD}/2\)로 띄워 두었다가, 센싱 순간 각각 0 V와 \(V_{DD}\)로 끌어당겨 래치를 깨운다. 래치의 양쪽 입력은 읽을 셀이 달린 비트라인 BL과 기준이 되는 상보 비트라인 BLB(또는 /BL)다.
한 번의 읽기(로우 활성화) 순서를 정리하면 다음과 같다. 5장에서 배울 ACT·RD·PRE 명령과 tRCD·tRAS·tRP 타이밍이 바로 이 단계들의 소요 시간이다.
- 프리차지/이퀄라이즈: EQ 신호로 BL과 BLB를 단락하고 \(V_{BLP}=V_{DD}/2\)에 연결한다. 두 선이 정확히 같은 전압에서 출발해야 작은 ΔV를 비교할 수 있다.
- 워드라인 상승·전하 공유: EQ를 끄고 WL을 \(V_{PP}\)로 올린다. BL이 ±ΔV만큼 움직이고, BLB는 \(V_{DD}/2\)에 머문다.
- 센싱(증폭): ΔV가 충분히 생기면 SAN을 0 V로, 이어 SAP를 \(V_{DD}\)로 구동한다. 래치의 양의 되먹임으로 BL/BLB 차이가 지수적으로 커진다(시상수는 \(C_{BL}/g_m\) 수준).
- 복원: WL이 아직 켜져 있으므로 풀 스윙된 BL 전압이 셀 커패시터를 다시 \(V_{DD}\) 또는 0 V로 채운다. 이 시간이 부족하면 셀이 덜 채워져 다음 읽기의 ΔV가 줄어든다(tRAS, tWR 위반).
- 워드라인 하강·프리차지: WL을 끄고 센스 앰프를 끈 뒤, 다시 EQ로 BL/BLB를 \(V_{DD}/2\)로 되돌린다. 0 V와 \(V_{DD}\)인 두 선을 단락하면 전하가 나뉘어 저절로 \(V_{DD}/2\)가 되므로 에너지 효율이 좋다. 이것이 \(V_{DD}/2\) 프리차지의 또 다른 장점이다.
센스 앰프 동작 파형 (단계별)
미세 공정에서는 두 입력 트랜지스터의 문턱 전압 편차가 ΔV에 견줄 만큼 커졌다. 그래서 최근 DRAM은 센싱 전에 각 트랜지스터의 오프셋을 비트라인에 미리 저장해 상쇄하는 오프셋 보상(Offset-Cancellation) BLSA나, 셀 전하를 보다 작은 커패시턴스의 노드로 옮겨 신호를 키우는 전하 전송형 사전 감지 방식 등을 연구·채택하고 있다. 원리는 모두 같다. "ΔV가 오프셋보다 확실히 커야 한다."
어레이 구조: 오픈 vs 폴디드 비트라인, 8F²와 6F²
셀 면적은 최소 선폭 \(F\)(Feature Size, 대략 워드라인·비트라인의 하프 피치)의 제곱 단위로 잰다. 워드라인 피치가 \(2F\), 비트라인 피치가 \(2F\)인 격자라면 교차점 하나의 면적은 \(4F^2\)가 이론적 한계다. 실제 DRAM은 센스 앰프가 BL과 BLB를 어떻게 짝짓느냐에 따라 두 가지 배치로 갈린다.
- 폴디드 비트라인(Folded Bit Line): BL과 BLB가 같은 어레이 안에서 나란히 달리고, 한 센스 앰프에 접힌 형태로 연결된다. 워드라인 하나가 켜지면 BL 쪽 셀만 열리고 BLB 쪽은 셀이 없어야 하므로, 셀이 한 칸 걸러 배치되고 BLB 위에는 패싱 워드라인(Passing WL)이 지나간다. 셀 면적은 \(8F^2\)(\(2F \times 4F\)). 잡음이 BL과 BLB에 똑같이 실려 차동으로 상쇄되는 장점 덕분에 2000년대 중반까지 표준이었다.
- 오픈 비트라인(Open Bit Line): 센스 앰프 양옆의 서로 다른 매트에서 BL과 BLB를 하나씩 가져온다. 모든 WL–BL 교차점에 셀을 둘 수 있어 \(6F^2\)(\(2F \times 3F\))까지 줄어든다. 대신 기준선 BLB가 다른 매트에 있어 워드라인·기판 잡음이 공통 모드로 상쇄되지 않고, 어레이 끝 매트는 절반만 쓰는 더미가 된다. 2007년 전후 80~60 nm급부터 업계는 \(6F^2\) 오픈 비트라인으로 넘어갔고 현재까지 표준이다.
오픈 vs 폴디드 비트라인: 면적과 잡음
서브어레이, 매트, 계층형 비트라인
16 Gb 칩을 하나의 거대한 격자로 만들 수는 없다. 워드라인은 길어질수록 RC 지연이 커지고, 비트라인은 셀이 많이 붙을수록 \(C_{BL}\)이 커져 ΔV가 줄기 때문이다. 그래서 어레이를 작은 타일로 쪼갠다.
- 로컬 비트라인: 매트 안에서 셀에 직접 붙는 비트라인. 셀 수가 \(C_{BL}\)을 결정한다. 오픈 구조에서는 매트 양쪽의 SA 스트라이프가 번갈아 비트라인을 맡아(짝수 BL은 위, 홀수 BL은 아래) SA 레이아웃 피치를 \(2\times\)로 넓힌다.
- 계층형 워드라인: 로우 디코더가 금속 메인 워드라인(MWL)을 고르고, 매트마다 있는 서브 워드라인 드라이버(SWD)가 셀 게이트 재료로 된 짧은 로컬 워드라인을 \(V_{PP}\)로 구동한다. 저항이 큰 게이트 배선을 짧게 끊는 것이 목적이다.
- 로컬/글로벌 데이터선: 컬럼 선택 신호(CSL)가 선택한 센스 앰프의 데이터가 로컬 I/O(LIO)로, 다시 뱅크를 가로지르는 글로벌 I/O(MIO/GIO)로 나가 주변 회로의 데이터 경로에 전달된다.
한 번의 ACT로 열리는 로우 하나를 페이지(Page)라 부르고, DDR5 ×8 칩의 페이지 크기는 1 KB(8,192개 센스 앰프)다. 한 로우를 열면 이 수천 개의 셀이 모두 전하 공유·증폭·복원을 겪는다. 그중 실제로 읽어 가는 것은 버스트 한 번에 수십 비트뿐이라는 점이 DRAM 에너지의 큰 비효율이자, 5장의 로우 버퍼 지역성이 중요한 이유다.
3D로 보는 6F² 셀 어레이
그림 4-4의 격자는 개념도일 뿐이다. 실제 10 nm대 DRAM 셀은 여러 층이 입체적으로 얽혀 있다. 아래 모델은 워드라인 8개 × 비트라인 4개, 셀 32개로 이루어진 6F² 어레이의 개략 구조다(1 칸 = F, 높이 방향은 보기 좋게 줄였다). 아래에서부터 쌓이는 순서대로 층을 켜고 끄고, 분해도 슬라이더로 층을 벌려 보자. 커패시터를 클릭하거나 WL·BL 슬라이더를 움직이면 해당 셀과 그 셀을 여닫는 워드라인, 데이터를 나르는 비트라인이 강조된다.
DRAM 셀 어레이 모델 (매립 WL · 비트라인 · 실린더 커패시터)
모델의 층을 아래에서부터 정리하면 다음과 같다. 재료와 치수는 2020년대 제품에서 공개적으로 알려진 대표적 구성이며 제조사마다 다르다.
| 층 | 대표 재료 | 역할과 특징 |
|---|---|---|
| 활성영역 · STI (Active, Shallow Trench Isolation) | 단결정 Si / SiO₂·SiN 채움 | 비스듬히 기울어진 막대 모양 활성영역 하나에 셀 2개. 가운데가 비트라인 콘택, 양 끝이 스토리지 노드 |
| 매립 워드라인 (Buried Word Line, BWL) | TiN/W (최근 TiN + 도핑 폴리 이중 일함수 등) | 실리콘 트렌치 아래쪽에 묻힌 게이트. 위는 질화막 캡으로 덮여 표면이 평평 |
| 비트라인 콘택 (DC) (Direct Contact) | 도핑 폴리 Si | 활성영역 가운데와 비트라인을 연결 |
| 비트라인 (Bit Line) | W (배리어 TiN) + SiN 캡·스페이서 | 워드라인과 직교. 스페이서를 공기층(air spacer)으로 바꿔 커플링과 \(C_{BL}\)을 줄이는 기술이 쓰인다 |
| 매몰 콘택 (BC) (Buried Contact, SNC) | 폴리 Si | 비트라인 사이 좁은 틈으로 스토리지 노드를 끌어올림. 저항이 셀 쓰기 속도(tWR)를 좌우 |
| 랜딩 패드 (Landing Pad, LP) | W | 콘택 위치를 커패시터의 조밀 배열(육방 격자) 위치로 옮겨 주는 받침 |
| 커패시터 하부 전극 | TiN | 실린더 또는 필라 모양. 높이 1 µm 이상, 폭 수십 nm |
| 서포터 (Supporter, MESH) | SiN | 키 큰 전극이 쓰러지거나 서로 붙지 않도록 중간·위를 그물처럼 잡아 줌 |
| 유전막 · 상부 전극 | ZrO₂/Al₂O₃/ZrO₂ (ZAZ) · TiN + SiGe | 셀 전체가 공유하는 플레이트(\(V_{DD}/2\)) |
6F² 셀에서 비트라인 피치는 3F다. 활성영역이 비트라인과 나란하면 스토리지 노드가 비트라인 바로 아래에 오게 되어 콘택을 뽑을 수 없다. 활성영역을 약 20° 안팎으로 기울이면 가운데(비트라인 콘택)는 비트라인 아래, 양 끝(스토리지 노드)은 비트라인과 비트라인 사이에 놓인다. 이 한 가지 기하학적 묘수로 모든 WL–BL 교차점에 셀을 둘 수 있게 되었다.
셀 트랜지스터의 진화: 평면에서 매립 워드라인까지
액세스 트랜지스터에 대한 요구는 로직 트랜지스터와 정반대다. 속도보다 꺼져 있을 때 누설이 극도로 작아야 한다. 10 fF 커패시터가 64 ms 동안 수백 mV를 지키려면 누설 전류가 대략 fA(10⁻¹⁵ A) 수준이어야 한다. 그런데 셀 면적이 줄면 게이트 길이도 줄고, 짧은 채널 효과로 문턱 전압이 떨어지고 누설이 늘어난다. 이를 막으려고 채널을 아래로 '접어' 넣는 방향으로 진화했다.
RCAT(Recess Channel Array Transistor)은 채널을 U자로 만들어 유효 채널 길이를 늘린 첫 번째 3차원 셀 트랜지스터다. 하지만 게이트가 표면 위로 솟아 있어 비트라인·콘택과 겹치는 기생 커패시턴스가 컸다. BCAT(Buried Channel Array Transistor), 즉 매립 워드라인 구조는 게이트 금속(TiN/W)을 트렌치 아래쪽에만 채우고 위는 질화막으로 덮었다. 효과는 세 가지다.
- 폴리보다 비저항이 훨씬 낮은 금속 게이트로 워드라인 RC 지연이 줄었다.
- 비트라인과 워드라인이 수직으로 멀리 떨어져 \(C_{BL}\) 중 WL–BL 커플링 성분이 크게 줄었다. ΔV가 커진다.
- 실리콘 표면이 평평해져 비트라인 콘택과 스토리지 노드 콘택을 만들 공간이 생겼다.
매립 워드라인 셀의 약점도 있다. 꺼진 게이트와 스토리지 노드 n⁺ 영역이 겹치는 곳에 강한 전계가 걸려 GIDL(Gate-Induced Drain Leakage)이 생기므로, 게이트 금속 윗부분의 높이와 일함수를 정밀하게 조절한다(이중 일함수 WL). 또 워드라인이 이웃 셀의 활성영역 옆을 지나가며(패싱 게이트) 반복 활성화 시 이웃 셀의 전하를 빼앗는 로우 해머(Row Hammer) 현상이 셀 간격이 좁아질수록 심해진다. 이 신뢰성 문제와 대책(TRR, RFM, PRAC)은 11장에서 다룬다.
커패시터의 진화: 좁은 땅에 초고층 빌딩 짓기
셀 면적이 \(6F^2\)로 줄어도 \(C_s\)는 10 fF 안팎을 유지해야 한다. 평행판 커패시터 \(C = \varepsilon_0 k A / t\)에서 쓸 수 있는 방법은 세 가지뿐이다. 면적 \(A\)를 늘리거나(높이 쌓기), 유전율 \(k\)를 높이거나(high-k), 두께 \(t\)를 줄이는 것(누설 증가로 한계). DRAM 커패시터의 역사는 이 세 가지를 모두 극한까지 밀어붙인 기록이다.
원통 전극의 표면적은 \(\pi D H\)다. \(D = 30\) nm, \(H = 1.2\) µm(종횡비 40)이면 한 면이 약 \(1.1\times10^{-13}\) m²이다. 등가 산화막 두께(EOT) 0.6 nm 수준의 ZrO₂계 유전막이라면 \(C = \varepsilon_0 (3.9) A / \text{EOT} \approx 6.5\) fF 정도가 나온다. 목표를 채우려면 더 높이 쌓거나, 유전막을 더 얇게, 더 높은 \(k\)로 만들어야 한다. 이 때문에 최신 공정의 커패시터 종횡비는 대략 40~60:1, 공개 보도 기준으로 50:1 이상까지 거론된다(2024년 전후).
| 유전체 | 유전율 k (대략) | 밴드갭 (eV) | DRAM에서의 쓰임 |
|---|---|---|---|
| SiO₂ | 3.9 | ~9 | 초기 ONO(산화-질화-산화) 유전막 |
| Si₃N₄ | ~7 | ~5.3 | ONO/NO 유전막 (1990년대) |
| Al₂O₃ | ~9 | ~8.8 | 누설 차단층 (ZAZ의 가운데 층) |
| HfO₂ | ~20 | ~5.8 | 2000년대 중반 high-k 도입기 |
| ZrO₂ (정방정) | ~35–45 | ~5.8 | 현재 주력. ZrO₂/Al₂O₃/ZrO₂ 적층 |
| TiO₂, SrTiO₃ | 80~200+ | ~3.2 | 차세대 후보. 밴드갭이 작아 누설 제어가 과제 |
k가 높은 물질일수록 대체로 밴드갭이 작아 누설 전류가 커진다. ZrO₂ 사이에 얇은 Al₂O₃를 끼운 ZAZ 구조는 높은 유전율과 낮은 누설을 절충한 결과다. 유전막은 수십 nm 폭, 1 µm 넘는 깊이의 구멍 속 벽면에 원자 한 층씩 균일하게 입혀야 하므로 원자층 증착(ALD, Atomic Layer Deposition)이 필수다.
커패시터 설계 계산기
지름 30 nm, 높이 1.5 µm인 구멍은 지름 1 m, 깊이 50 m인 우물과 비율이 같다. 이런 구멍 수십억 개를 웨이퍼 전체에 똑같은 모양으로 뚫어야 한다(몰드 식각). 식각 후에는 전극이 서로 기대어 붙는 리닝(Leaning)과 쓰러짐을 막기 위해 SiN 서포터를 1~3층 넣는다. 서포터에 구멍을 뚫어 그 아래 몰드 산화막을 습식으로 녹여 내고, 드러난 전극 바깥면에 유전막을 입힌다.
스케일링의 난제와 미래: 1c nm, EUV, 4F², 3D DRAM
2010년대 중반 20 nm 벽을 넘은 뒤 DRAM 업계는 공정 세대를 숫자 대신 1x, 1y, 1z, 1a, 1b, 1c(10 nm대 1~6세대)로 부른다. 세대마다 셀 면적은 대략 10~20%씩 줄지만, 줄어드는 폭은 점점 작아지고 비용은 커진다. 세대 이름은 특정 치수를 가리키지 않으며, 실제 비트라인·워드라인 하프 피치는 이름보다 크다.
| 세대 | 양산 시작 (대략) | 주요 기술 변화 |
|---|---|---|
| 1x | 2016년 전후 | 20 nm 미만 진입, ArF 액침 + 다중 패터닝(SAQP) |
| 1y / 1z | 2018~2020년 | 셀 면적 추가 축소, 에어 스페이서·고유전 공정 고도화 |
| 1a | 2021년 전후 | 일부 업체 EUV 첫 양산 적용(수 개 층) |
| 1b | 2022~2023년 | EUV 적용 층 확대(업체별 상이), HKMG 주변 회로 확대 |
| 1c | 2024~2025년 | EUV 확대, 커패시터·BL 공정 난도 급증 |
| 0a 이후(예상) | 2027년 이후 | 4F² 수직 채널 셀, 3D DRAM 등 구조 전환 논의 |
평면 스케일링을 가로막는 벽은 여러 겹이다. 패턴 측면에서는 활성영역·비트라인·스토리지 노드를 수 nm 오차로 정렬해야 하고, ArF 다중 패터닝의 단계 수가 폭증해 EUV를 도입했다(Micron은 1γ 세대부터 EUV를 쓰기로 해 도입 시점이 업체마다 다르다). 전기적으로는 셀 트랜지스터 누설, 콘택 저항 증가로 인한 쓰기 속도 저하, 비트라인 커플링, 로우 해머가 동시에 악화된다. 가장 큰 벽은 앞 절에서 본 커패시터다. 지름이 줄면 같은 \(C_s\)를 위해 더 높이 쌓아야 하고, 종횡비는 식각과 구조 안정성의 한계에 다가간다.
- 4F² VCT(Vertical Channel Transistor): 셀 면적을 6F²에서 4F²로 줄이면 같은 F에서 밀도가 1.5배가 된다. 비트라인이 트랜지스터 아래에 묻히므로 비트라인 재료·저항과, 수직 채널의 기판 부유(floating body) 효과가 과제다. 주변 회로를 별도 웨이퍼로 만들어 셀 웨이퍼 아래에 붙이는 방식(CMOS bonded array)과 함께 논의된다.
- 3D DRAM: 3D NAND처럼 층을 쌓아 밀도를 높이는 방향이다. 커패시터를 가로로 눕혀야 하는데 수평 방향으로 긴 커패시터를 균일하게 만드는 일이 어렵다. Si/SiGe 다층 에피 성장, IGZO 같은 산화물 반도체 채널, 커패시터 없는 2T0C 게인 셀 등 여러 방식이 연구되고 있다(12장).
- 수직 확장의 다른 길: 셀 자체를 쌓지 않아도 다이를 쌓아 용량과 대역폭을 늘릴 수 있다. TSV로 DRAM 다이 8~16개를 쌓는 HBM이 그것이다(7장).
셀 크기 스케일링과 비트 밀도
셀 면적을 F² 단위로 말하면 공정 세대와 무관하게 셀 구조의 효율을 비교할 수 있다. SRAM 6T ≈ 120~150F², NOR 플래시 ≈ 10F², DRAM 6F², 평면 NAND 4F²(셀당, 다중 비트 전 기준). 3D NAND는 층을 쌓아 유효 셀 면적이 1F²보다 훨씬 작아졌고, DRAM이 3D를 고민하는 이유도 여기에 있다.
핵심 정리
- DRAM 셀은 액세스 트랜지스터와 커패시터 하나(1T1C)로, 워드라인이 트랜지스터를 켜면 비트라인과 커패시터가 연결된다. 셀 플레이트는 \(V_{DD}/2\), 워드라인은 \(V_{PP}\)로 구동한다.
- 읽기는 전하 공유다. \(\Delta V = \pm\tfrac{V_{DD}}{2}\cdot\tfrac{C_s}{C_s+C_{BL}}\)으로, \(C_s \approx 10\) fF, \(C_{BL} \approx 80\) fF이면 ΔV는 수십 mV에 불과하다. 누설로 셀 전압이 떨어지면 더 작아진다.
- 교차 결합 래치형 비트라인 센스 앰프는 프리차지(\(V_{DD}/2\)) → WL 상승·전하 공유 → 증폭 → 복원 → 프리차지 순으로 동작한다. 읽기는 파괴적이고 복원이 읽기의 일부다.
- 폴디드 비트라인(8F²)은 잡음에 강하고, 오픈 비트라인(6F²)은 면적이 25% 작다. 현재 DRAM은 6F² 오픈 비트라인과 기울어진 활성영역을 쓴다.
- 어레이는 매트(서브어레이)로 쪼개고 SA 스트라이프·서브 WL 드라이버·로컬/글로벌 I/O로 계층화해 \(C_{BL}\)과 WL 지연을 제한한다.
- 셀 트랜지스터는 누설을 줄이기 위해 평면 → RCAT → 매립 워드라인(BCAT) → 새들 핀으로 진화했다. 매립 WL은 WL–BL 커플링을 줄이고 표면 공간을 확보했다.
- 커패시터는 스택/트렌치 → 실린더 → 필라로 진화하며 종횡비 40~60:1, ZrO₂계 high-k와 ALD, SiN 서포터로 10 fF 안팎을 지킨다.
- 1a/1b/1c 세대는 EUV와 공정 고도화로 버티고 있으며, 그다음은 4F² 수직 채널 셀과 3D DRAM 같은 구조 전환이 논의된다.
확인 퀴즈
1. \(V_{DD} = 1.2\) V, \(C_s = 12\) fF, \(C_{BL} = 108\) fF인 셀에서 '0'을 읽을 때 비트라인 신호 ΔV는?
2. DRAM 읽기가 '파괴적'이라고 하는 이유로 가장 알맞은 것은?
3. 오픈 비트라인(6F²) 구조가 폴디드 비트라인(8F²)보다 불리한 점은?
4. 매립 워드라인(BCAT)의 장점이 아닌 것은?
5. 셀 피치가 줄면서 커패시터가 실린더형에서 필라형으로 바뀐 주된 이유는?
6. F가 같을 때 6F² 셀을 4F² 수직 채널 셀로 바꾸면 셀 어레이 밀도는 몇 배가 되는가?