메모리 소자 물리
1장에서 본 계층의 모든 층은 결국 "0과 1을 어떤 물리량으로 붙잡아 두는가"라는 같은 질문에 대한 서로 다른 답이다. 이 장은 그 답에 쓰이는 부품을 하나씩 뜯어 본다. 전하를 가두는 커패시터, 그 전하를 지키는 문지기 MOSFET, 문틈으로 새는 누설 전류, 그리고 절연막을 뚫고 지나가는 양자 터널링이다. 이후 모든 장(SRAM·DRAM·NAND)이 이 장의 수식 몇 개 위에 서 있다.
- 비트를 저장하는 세 가지 방식(전하, 회로 상태, 물질 상태)을 구분하고 각 메모리를 분류한다.
- MOSFET의 문턱 전압, I–V 특성, 서브스레숄드 스윙(실온 60 mV/dec 한계)을 설명하고 Ion/Ioff를 계산한다.
- 서브스레숄드·접합·GIDL·게이트 터널링 누설 경로와 "10 °C마다 약 2배"라는 온도 의존성의 기원을 이해한다.
- \(C = \varepsilon A/d\)로 셀 커패시턴스와 저장 전자 수를 계산하고, high-k 유전체와 EOT, 고종횡비 구조가 필요한 이유를 설명한다.
- 누설과 센싱 한계로부터 DRAM 리텐션 시간을 추정한다.
- 에너지 밴드 다이어그램에서 직접 터널링과 Fowler–Nordheim 터널링을 구분하고, 전류가 두께·전계에 지수적으로 의존함을 계산한다.
- 최소 피처 F, 셀 면적 6F²/4F², DRAM 1a·1b·1c nm급 노드의 의미를 이해한다.
비트를 저장하는 세 가지 방법
메모리 셀이 하는 일은 단순하다. 두 개(또는 그 이상)의 구별 가능한 물리 상태를 만들고, 필요할 때까지 그 상태를 유지하며, 요청이 오면 상태를 읽어 낸다. 어떤 물리량을 쓰느냐에 따라 오늘날의 메모리는 크게 세 부류로 나뉜다.
- 전하 저장(charge storage): 전자 몇만 개를 어딘가에 가두고, 있으면 1, 없으면 0. DRAM은 커패시터에, 플래시는 절연막으로 둘러싸인 플로팅 게이트나 질화막 트랩에 전자를 가둔다. 가둔 전하는 결국 새어 나가므로 "얼마나 오래 버티는가(리텐션)"가 핵심 지표다.
- 회로 상태(circuit state): 두 인버터를 서로 물린 래치는 두 안정점 중 하나에 스스로 머문다. SRAM이 이 방식이다. 전원이 있는 한 스스로 상태를 복원하므로 리프레시가 필요 없고 빠르지만, 트랜지스터 6개가 필요해 셀이 크다(3장).
- 물질 상태(material state): 물질 자체의 저항을 바꾼다. MRAM은 자성층의 스핀 방향, PCM은 칼코게나이드의 비정질/결정 상, ReRAM은 산화물 속 전도성 필라멘트의 유무로 저항이 수 배~수백 배 달라진다. 전원을 꺼도 유지되는 비휘발성이다(12장).
| 메모리 | 저장 물리량 | 셀 구조 | 셀 면적(대략) | 휘발성 | 핵심 물리(이 장) |
|---|---|---|---|---|---|
| SRAM | 래치 상태 | 6T | ~120–150 F² | 휘발 | MOSFET 스위치, 누설 |
| DRAM | 커패시터 전하 | 1T1C | 6F² (→ 4F²) | 휘발(리프레시) | 커패시터, 누설, 리텐션 |
| NAND 플래시 | 트랩/플로팅 게이트 전하 → Vt | 1T (직렬 스트링) | 4F²/층 ÷ 비트수, 수백 층 | 비휘발 | 양자 터널링(FN) |
| MRAM | 자화 방향 → 저항 | 1T1MTJ | ~20–60 F² | 비휘발 | (12장) 터널 자기저항 |
| PCM / ReRAM | 상·필라멘트 → 저항 | 1T1R / 1S1R | 4F²~ | 비휘발 | (12장) 이온·열 물리 |
표에서 보듯이 오늘날 대용량 메모리(DRAM, NAND)는 모두 전하 방식이다. 전하 방식에는 공통 부품이 두 개 있다. 전하를 담는 그릇(커패시터 또는 절연막으로 둘러싼 저장층)과, 그 그릇에 전하를 넣고 빼는 문(MOSFET)이다. 이 장의 대부분은 이 두 부품이 얼마나 완벽하지 못한지, 즉 전하가 어떤 경로로 새는지를 다룬다.
MOSFET: 메모리의 스위치
n채널 MOSFET은 p형 실리콘 위에 얇은 절연막(게이트 산화막)과 게이트 전극을 올리고, 양옆에 n+ 소스와 드레인을 만든 구조다. 게이트에 양의 전압을 걸면 산화막 아래 p형 표면의 정공이 밀려나 공핍층이 생기고, 더 올리면 표면에 전자가 모여 소스와 드레인을 잇는 얇은 반전층(inversion layer) 채널이 생긴다. 이 채널이 생기기 시작하는 게이트 전압이 문턱 전압(threshold voltage, \(V_t\))이다.
게이트 산화막 아래에 유도되는 반전 전하는 단위 면적당 \(C_{ox}(V_G - V_t)\)이고, 이것이 드레인 전계에 끌려 흐르면 전류가 된다. 긴 채널 소자의 고전적 결과는 다음과 같다.
문턱 전압은 게이트가 표면 전위를 \(2\phi_F\)(강반전 조건)까지 끌어올리는 데 필요한 전압이다. 기판 도핑 \(N_A\)가 높을수록, 산화막이 두꺼울수록 \(V_t\)가 커진다.
CPU의 로직 트랜지스터는 빠르게 스위칭하려고 \(V_t\)를 낮추고 큰 \(I_{on}\)을 얻는 대신 어느 정도의 누설을 감수한다. DRAM의 액세스 트랜지스터(access transistor)는 정반대다. 수십 ms 동안 커패시터 전하를 지켜야 하므로 \(V_t\)를 높게(대략 0.7 V 안팎) 잡고, 게이트를 실리콘 속에 파묻어 채널을 길게 만든다(매립 채널 트랜지스터, BCAT, 4장). 속도는 다소 희생해도 좋다.
문턱 아래: 서브스레숄드 스윙과 오프 전류
\(V_G < V_t\)이면 반전층은 없지만 전류가 0이 되지는 않는다. 소스의 전자 중 일부는 열에너지로 소스–채널 사이의 에너지 장벽을 넘어간다. 장벽 높이는 게이트 전압에 비례해 낮아지고, 장벽을 넘는 전자의 수는 볼츠만 분포 \(e^{-E_b/kT}\)를 따르므로 전류는 게이트 전압에 지수적으로 의존한다. 이 영역을 서브스레숄드(subthreshold, weak inversion) 영역이라 한다.
로그 스케일에서 서브스레숄드 전류는 직선이 된다. 전류를 10배 바꾸는 데 필요한 게이트 전압을 서브스레숄드 스윙(subthreshold swing, SS)이라 한다.
60 mV/dec은 공정으로 넘을 수 없는 열역학적 한계다. 게이트가 채널을 완벽히 제어해도(\(n = 1\)) 전자의 에너지 분포 꼬리가 \(kT\)로 정해지기 때문이다. 그 결과가 다음의 간단하지만 무서운 계산이다.
필요한 게이트 스윙 = 10 decade × SS
SS = 80 mV/dec 이면 → 0.8 V를 문턱 아래에서만 써야 함
V_t = 0.7 V, 음의 워드라인 −0.2 V를 쓰면 문턱 아래 여유 0.9 V ≈ 11 decade ✔
그래서 DRAM은 셀 트랜지스터를 끌 때 워드라인을 0 V가 아니라 음의 전압(음의 워드라인(negative wordline, NWL), 대략 −0.2~−0.4 V)으로 내리고, 켤 때는 코어 전압보다 높은 승압 전압 \(V_{PP}\)(약 2.5~3 V급)를 걸어 문턱 위 여유를 확보한다.
액세스 트랜지스터의 요구 조건은 두 개의 간단한 계산에서 나온다.
- \(I_{on}\) 하한: 10 fF 셀을 0.5 V만큼 수 ns 안에 충전해야 한다. \(I = C\,\Delta V/\Delta t = 10\,\text{fF}\times0.5\,\text{V}/5\,\text{ns} = 1\,\mu\text{A}\). 따라서 \(I_{on}\)은 µA급 이상.
- \(I_{off}\) 상한: 64 ms 동안 잃어도 되는 전압을 0.2 V라 하면 허용 전하 \(\Delta Q = 10\,\text{fF}\times0.2\,\text{V} = 2\,\text{fC}\). 허용 누설 \(\approx 2\,\text{fC}/64\,\text{ms} \approx 30\,\text{fA}\). 이것도 최고 온도·최악 셀 기준이므로 평균적인 셀은 fA 이하가 필요하다.
두 조건을 합치면 \(I_{on}/I_{off} \gtrsim 10^{9}\sim10^{10}\)이다. 로직 트랜지스터의 \(10^{4}\sim10^{6}\)과 비교하면 메모리 셀이 누설에 얼마나 까다로운지 알 수 있다.
MOSFET ID–VG 곡선과 Ion/Ioff
누설 경로와 온도: 전하는 어디로 새는가
꺼진 트랜지스터와 커패시터로 이루어진 DRAM 셀의 저장 노드에는 여러 개의 "구멍"이 있다. 각각은 서로 다른 물리 현상이고 전압·온도·치수에 대한 의존성도 다르다.
| 메커니즘 | 물리 | 강하게 의존하는 것 | 온도 의존 | 대책 |
|---|---|---|---|---|
| 서브스레숄드 | 열적 방출(확산 전류) | \(V_t\), SS, DIBL | 강함 (\(V_t\)↓, SS∝T) | 높은 \(V_t\), 긴 채널(BCAT), 음의 WL |
| 접합 누설 | 공핍층 SRH 생성 + 확산 | 결함(트랩) 밀도, 접합 전계 | 강함 (\(E_a \approx 0.5\sim0.6\) eV) | 완만한 도핑 프로파일, 결함 제어 |
| GIDL | 밴드 간 터널링(BTBT), 트랩 보조 | 게이트–드레인 전압, 겹침 전계 | 약~중간 | 게이트 일함수·겹침 최적화, 과도한 NWL 회피 |
| 게이트 터널링 | 직접/FN 터널링 | \(t_{ox}\)에 지수적 | 약함 | 두꺼운 셀 게이트 산화막, high-k |
| 유전막 누설 | Poole–Frenkel, 트랩 보조 터널링 | 유전막 밴드갭, 두께, 전계 | 중간 | ZrO₂/Al₂O₃ 적층(ZAZ), 전극 계면 공학 |
왜 "10 °C마다 약 2배"인가
누설 전류의 대부분은 열적으로 활성화된 과정이다. 장벽 \(E_a\)를 넘는 확률이 \(e^{-E_a/kT}\)에 비례하므로 누설은 아레니우스(Arrhenius) 법칙을 따른다.
그래서 DRAM 규격은 온도에 따라 리프레시 주기를 바꾼다. 일반 온도 범위(최대 85 °C)에서는 64 ms 안에 모든 행을 리프레시하고, 85 °C를 넘는 확장 온도 범위에서는 32 ms로 두 배 자주 한다(DDR5는 기본 32 ms 기준). 25 °C에서 1초 버티는 셀도 85 °C에서는 \(2^{6} = 64\)배 짧은 약 16 ms밖에 버티지 못한다.
수십억 개 셀 중 대부분은 상온에서 수 초 이상 데이터를 유지한다. 그러나 결함이 우연히 공핍층에 놓인 극소수 셀은 누설이 수십~수천 배 크다. 리프레시 주기는 가장 약한 셀이 정하므로, 메모리 제조사는 테스트에서 이런 약한 셀(weak cell)을 찾아 여분 행/열로 교체(리페어)한다. 또 결함이 두 상태를 오가며 누설이 무작위로 변하는 VRT(Variable Retention Time) 현상은 테스트로도 다 잡을 수 없어 ECC가 필요한 이유가 된다(11장).
커패시터와 전하 저장
두 도체 사이에 절연체를 끼우면 커패시터가 된다. 전압 \(V\)를 걸면 양쪽 전극에 \(\pm Q = \pm CV\)의 전하가 쌓인다. 평행판 근사에서 커패시턴스는 면적에 비례하고 간격에 반비례한다.
실제 DRAM: 저장 노드와 플레이트(V_DD/2) 사이 전압은 ±V_DD/2 ≈ ±0.55 V
→ 10 fF 셀의 '1'은 기준 대비 약 3.4만 개의 전자 차이로 표현된다
셀 커패시턴스는 얼마나 커야 할까? DRAM 읽기는 셀의 전하를 훨씬 큰 비트라인 커패시턴스 \(C_{BL}\)과 나눠 갖게 하고, 그 작은 전압 변화를 센스 앰프가 증폭하는 방식이다(4장). 신호는 \(C_s/(C_s + C_{BL})\)에 비례하므로, \(C_{BL}\)이 수십 fF인 현실에서 \(C_s\)는 대략 10 fF 안팎이 수십 년째 사실상의 하한으로 유지되어 왔다. 셀 면적은 세대마다 줄어드는데 커패시턴스는 줄일 수 없다는 것이 DRAM 커패시터 공학의 핵심 모순이다.
평행판 공식의 세 변수가 곧 세 가지 해법이다.
- 면적 \(A\)를 키운다 → 3차원 구조: 바닥 면적은 줄어도 위로 높이 세우면 측벽 면적이 커진다. 평면(planar) → 트렌치(trench) → 적층 실린더(stack, OCS) → 필러(pillar)로 진화했고, 높이/지름 종횡비(aspect ratio)는 수십:1에 이른다.
- 유전 상수 \(\kappa\)를 키운다 → high-k: SiO₂(3.9) → ONO(~5–7) → Ta₂O₅, Al₂O₃ → HfO₂ → ZrO₂ 기반 스택으로 바뀌었다.
- 두께 \(d\)를 줄인다: 하지만 얇을수록 터널링 누설이 지수적으로 커진다(아래 절). 그래서 "같은 누설에서 얼마나 큰 \(C\)를 얻는가"가 진짜 지표다.
High-k 유전체와 EOT
두께 \(t_{hk}\), 유전 상수 \(\kappa\)인 high-k 막은 SiO₂로 치면 얼마 두께에 해당할까? 같은 커패시턴스를 주는 SiO₂ 두께를 등가 산화막 두께(EOT, Equivalent Oxide Thickness)라 한다.
그렇다면 κ가 큰 재료일수록 좋을까? 아니다. 일반적으로 유전 상수가 큰 재료일수록 밴드갭이 작고, 실리콘(또는 전극)과의 전도대 오프셋도 작아 터널링·열방출 장벽이 낮다. TiO₂는 κ가 80 이상이지만 밴드갭이 약 3 eV에 불과해 누설이 크다. 재료 선택은 κ와 장벽 높이의 줄다리기다.
| 유전체 | κ (대략) | 밴드갭 (eV) | Si 대비 전도대 오프셋 (eV) | 주요 용도 |
|---|---|---|---|---|
| SiO₂ | 3.9 | ~9 | ~3.1–3.2 | 게이트 산화막, NAND 터널 산화막 |
| Si₃N₄ | ~7 | ~5.3 | ~2.1–2.4 | NAND 전하 트랩층, 스페이서 |
| Al₂O₃ | ~9 | ~8.8 | ~2.8 | ZAZ 중간층, NAND 블로킹층 |
| HfO₂ | ~20–25 | ~5.8 | ~1.4–1.5 | 로직 HKMG(45 nm~), 강유전 HZO |
| ZrO₂ (정방정) | ~35–40 | ~5.8 | ~1.4 | DRAM 셀 커패시터 |
| TiO₂ (루틸) | ~80–100 | ~3.0 | ~0 | 연구 단계(누설 문제) |
셀 커패시터 계산기: 구조 · 유전체 · 종횡비
리텐션: 전하가 버티는 시간
이제 커패시터와 누설을 합치면 DRAM 셀의 리텐션 시간(retention time)을 추정할 수 있다. 저장 노드 전압은 누설 전류로 방전된다.
\(V_{crit}\)는 읽기 방식에서 나온다. 비트라인을 \(V_{DD}/2\)로 프리차지한 뒤 셀을 연결하면 전하 공유로 비트라인 전압이 다음만큼 변한다.
예를 들어 \(C_s = 15\) fF, \(C_{BL} = 60\) fF, \(V_{DD} = 1.1\) V, \(\Delta V_{min} = 40\) mV이면 초기 신호는 \(0.55\times15/75 = 110\) mV이고 \(V_{crit} = 0.55 + 0.04\times5 = 0.75\) V다. 셀은 0.35 V, 약 3.3만 개 전자를 잃으면 수명이 끝난다. 누설 1 fA(25 °C)면 수 초, 85 °C에서는 그 1/64로 약 0.1 s다.
DRAM 셀 방전과 리텐션 시간
리프레시란 모든 셀을 주기적으로 읽어 센스 앰프로 다시 쓰는 것이다. DDR4는 8192번의 REF 명령(평균 7.8 µs 간격)으로 64 ms마다, DDR5는 같은 8192번을 32 ms마다 전 행을 돌며, 그동안 해당 뱅크는 다른 일을 못 한다. 용량이 커질수록 리프레시가 차지하는 시간과 전력 비율이 커지는데, 이는 5장에서 tRFC와 함께 자세히 다룬다.
에너지 밴드와 양자 터널링
누설을 이해하려면, 그리고 플래시 메모리를 이해하려면 전자를 입자가 아닌 파동으로 봐야 하는 순간이 있다. 에너지 밴드 다이어그램에서 절연막은 전자에게 높이 \(\phi_B\)(수 eV)의 에너지 장벽이다. 고전적으로는 장벽보다 에너지가 낮은 전자는 절대 넘어갈 수 없다. 그러나 양자역학에서 전자의 파동함수는 장벽 안에서 0이 되지 않고 지수적으로 감쇠하며, 장벽이 충분히 얇으면 반대편에 0이 아닌 진폭이 남는다. 이것이 양자 터널링(quantum tunneling)이다.
장벽 안에서 파동함수는 \(\psi(x) \propto e^{-\kappa x}\)로 감쇠한다. 감쇠 상수 \(\kappa\)는 장벽 높이와 전자의 유효 질량으로 정해지며, 투과 확률은 WKB 근사로 다음과 같다.
숫자를 넣어 보자. SiO₂의 장벽 \(\phi_B = 3.1\) eV, \(m^* = 0.5\,m_0\)이면 \(\kappa \approx 6.4\ \text{nm}^{-1}\)이다. 두께가 1 nm면 \(T \approx e^{-12.8} \approx 3\times10^{-6}\), 2 nm면 \(\approx 8\times10^{-12}\)이다. 두께 0.1 nm, 원자 한 층의 절반 정도가 전류를 약 3.6배 바꾼다. 이 지수적 민감도 때문에 로직 게이트 산화막은 SiO₂ 약 1.2 nm에서 더 얇아지지 못했고, 물리적으로 두꺼운 high-k로 넘어갔다. 같은 이유로 DRAM 커패시터 유전막도 두께를 마음대로 줄일 수 없다.
터널링 확률: 장벽 두께 · 높이 · 바이어스 (WKB)
Fowler–Nordheim 터널링과 플래시 메모리
NAND 플래시는 터널링을 누설이 아니라 쓰기 수단으로 쓴다. 셀은 채널 위에 터널 산화막(약 5~8 nm), 전하 저장층(질화막 트랩 또는 폴리실리콘 플로팅 게이트), 블로킹 절연막, 제어 게이트를 쌓은 구조다. 제어 게이트에 약 15~20 V를 걸면 터널 산화막에 10~13 MV/cm 수준의 전계가 걸리고, 채널의 전자가 삼각형이 된 장벽을 FN 터널링으로 뚫고 저장층에 갇힌다(프로그램). 갇힌 전자는 트랜지스터의 문턱 전압 \(V_t\)를 높이고, 읽기는 이 \(V_t\) 차이를 본다(8장).
삼각 장벽에 대해 WKB 적분을 수행하면 Fowler–Nordheim 전류를 얻는다.
FN 전류의 핵심은 극단적인 비선형성이다. 전계가 10 MV/cm에서 5 MV/cm로 절반이 되면 지수 항은 \(e^{-25}\)에서 \(e^{-50}\)으로, 전류는 약 \(10^{11}\)배 줄어든다. 프로그램할 때는 수십 µs 만에 수백 개 전자를 옮기지만, 전원을 끄고 전계가 거의 0인 상태에서는 FN 누설로 10년이 지나도 전자가 거의 새지 않는 것이 이 덕분이다. 비휘발성의 근원이 바로 이 지수 함수다.
FN 터널링 전류 vs 산화막 전계
10 MV/cm의 전계로 전자를 수천 번 밀어 넣으면 산화막 속에 결함(트랩)이 생긴다. 트랩은 전자가 징검다리처럼 건너는 트랩 보조 터널링(TAT) 경로를 만들어 낮은 전계에서도 누설을 일으키는데, 이를 SILC(Stress-Induced Leakage Current)라 한다. P/E 사이클이 쌓일수록 리텐션이 나빠지는 플래시의 내구성 한계(TLC 약 1천~3천 회)가 여기서 온다. 3D NAND가 도전성 플로팅 게이트 대신 절연성 질화막 트랩을 쓰는 이유 중 하나도, 트랩 하나가 새도 전하 전체가 빠지지 않기 때문이다(9장).
스케일링: F, 셀 면적, 그리고 노드
1965년 고든 무어는 칩 하나에 들어가는 소자 수가 매년 두 배가 된다고 관찰했고, 1975년 이를 약 2년에 두 배로 수정했다. 이것이 무어의 법칙(Moore's law)이다. 메모리는 오랫동안 이 법칙의 가장 충실한 추종자였다. 셀을 작게 만들수록 같은 웨이퍼에서 더 많은 비트를 얻고 비트당 가격이 떨어지기 때문이다.
메모리 셀 크기는 최소 피처 크기(minimum feature size, F)의 제곱 단위로 표현한다. F는 대략 워드라인이나 비트라인 피치의 절반(half-pitch)이다. 셀 하나가 차지하는 면적이 \(6F^2\)라는 말은 \(2F\times3F\) 크기의 칸에 셀 하나가 들어간다는 뜻이다.
DRAM은 2010년대 중반 20 nm 벽에 가까워지자 노드 이름을 숫자 대신 "10 nm급" 안의 세대 기호로 부르기 시작했다. 1x → 1y → 1z → 1a → 1b → 1c 순서이며, 마이크론은 1α·1β·1γ로 쓴다. 제조사는 정확한 치수를 공개하지 않으므로 아래 수치는 업계 분석에 기반한 대략적인 값이다. 셀 면적 열은 6 × F²로 계산한 이상값이며, 실제 셀은 워드라인과 비트라인 피치가 달라 이보다 20~40% 크다(1b급 실측 약 0.0012~0.0013 µm²).
| DRAM 노드 | F (half-pitch, 대략) | 6F² 계산값 (이상적) | 양산 시기 (대략) | 특징 |
|---|---|---|---|---|
| 2x nm | ~20–25 nm | ~0.0024–0.0038 µm² | ~2013–2015 | ArF 액침 + 더블 패터닝 |
| 1x nm | ~18–19 nm | ~0.0020 µm² | ~2016 | 10 nm급 명명 시작 |
| 1y / 1z nm | ~16–17 / ~15 nm | ~0.0014–0.0017 µm² | ~2018 / ~2019–2020 | 쿼드러플 패터닝, 1z부터 EUV 일부 도입(삼성) |
| 1a nm (1α) | ~14 nm | ~0.0012 µm² | ~2021 | EUV 여러 층 적용 확대 |
| 1b nm (1β) | ~12–13 nm | ~0.0009–0.0010 µm² | ~2022–2023 | HBM3E·DDR5·LPDDR5X 주력 |
| 1c nm (1γ) | ~11–12 nm | ~0.0007–0.0009 µm² | ~2024–2025 | EUV 층수 증가, 일부 HBM4 코어 다이 |
한 세대마다 F는 겨우 1 nm 남짓 줄어든다. 과거처럼 세대마다 셀 면적이 절반이 되는 시대는 끝났다. 커패시터 종횡비는 한계에 가깝고, 액세스 트랜지스터는 짧아질수록 누설이 커지며, 비트라인 사이 간격이 좁아져 커플링 잡음이 커진다. 업계가 4F² VCT와 셀을 여러 층으로 쌓는 3D DRAM을 연구하는 이유다(12장). NAND는 이미 10여 년 전 같은 벽에 부딪혀 평면 미세화를 멈추고 수직으로 쌓는 길을 택했다(9장).
F가 작아지면 ① 커패시터 면적이 줄어 C를 지키려면 종횡비가 커지고 유전막은 얇아져야 한다(터널링 누설↑). ② 채널이 짧아져 게이트 제어가 약해지고 SS와 DIBL이 나빠진다(서브스레숄드 누설↑). ③ 도핑과 전계가 커져 접합 누설과 GIDL이 늘어난다. ④ 저장 전하가 줄어 전자 몇 개의 요동이나 결함 하나의 영향이 커진다. 반면 60 mV/dec과 "10 °C마다 2배"는 물리 상수라 줄어들지 않는다. 메모리 소자 공학은 이 고정된 한계 안에서 벌이는 싸움이다.
핵심 정리
- 비트는 전하(DRAM, 플래시), 회로 상태(SRAM 래치), 물질 상태(MRAM·PCM·ReRAM의 저항)로 저장한다. 대용량 메모리는 모두 전하 방식이라 누설과의 싸움이 핵심이다.
- MOSFET은 \(V_G > V_t\)에서 반전층 채널이 생겨 켜진다. 메모리 셀 트랜지스터는 \(I_{on}\)(µA급)보다 \(I_{off}\)(fA급)가 중요하며, \(I_{on}/I_{off} \gtrsim 10^{9\sim10}\)이 필요하다.
- 문턱 아래 전류는 지수적이며, 서브스레숄드 스윙 \(SS = n(kT/q)\ln10 \ge 60\) mV/dec(300 K)은 열역학적 한계다. 10자릿수를 끄려면 문턱 아래 수백 mV가 필요해 음의 워드라인을 쓴다.
- 누설 경로는 서브스레숄드, 접합(SRH 생성), GIDL(밴드 간 터널링), 게이트 터널링, 유전막 누설이다. 활성화 에너지가 \(E_g/2 \approx 0.55\) eV라 누설은 10 °C마다 약 2배, 리텐션은 절반이 된다.
- \(C = \varepsilon_0\kappa A/d\). 10 fF × 1 V ≈ 6.2만 전자. 셀 C는 약 10 fF 이상을 지켜야 하므로 3D 고종횡비 구조와 high-k(ZrO₂ 기반 ZAZ)를 쓴다. \(\text{EOT} = t_{hk}\cdot3.9/\kappa\).
- 리텐션은 \(t_{ret} \approx C_s(V_{DD} - V_{crit})/I_{leak}\). \(V_{crit}\)는 전하 공유 비율 \(C_s/(C_s + C_{BL})\)과 센스 앰프 최소 신호로 정해지며, 최악 셀·최고 온도에서 리프레시 주기(64/32 ms)보다 길어야 한다.
- 터널링 확률 \(T \approx e^{-2\kappa d}\), SiO₂에서 \(\kappa \approx 6\) nm⁻¹이라 두께 0.1 nm가 전류를 수 배 바꾼다. 높은 전계에서는 삼각 장벽의 FN 터널링 \(J = AE^2e^{-B/E}\)이 되며, 이 극단적 비선형성이 플래시의 빠른 쓰기와 10년 리텐션을 동시에 가능하게 한다.
- 셀 면적은 F² 단위(8F² → 6F² → 4F²)로 쓰고, DRAM은 1a·1b·1c nm급(F ≈ 14 → 12 → 11 nm 안팎)으로 진행 중이다. 미세화는 모든 누설과 커패시턴스 문제를 동시에 악화시킨다.
확인 퀴즈
Q1. 실온(300 K)에서 SS = 90 mV/dec인 트랜지스터로 Ion/Ioff = 10⁹를 얻으려면 문턱 아래에서 최소 몇 V의 게이트 스윙이 필요한가?
Q2. 서브스레숄드 스윙이 실온에서 60 mV/dec 아래로 내려갈 수 없는 근본 이유는?
Q3. 25 °C에서 리텐션이 2초인 DRAM 셀이 있다. 누설이 10 °C마다 2배라면 85 °C에서의 리텐션은 대략?
Q4. 두께 6 nm의 ZrO₂(κ = 39) 유전막의 EOT와, 같은 면적·두께의 SiO₂ 대비 커패시턴스는?
Q5. SiO₂ 장벽에서 감쇠 상수 κ ≈ 6.4 nm⁻¹일 때, 두께가 1.5 nm에서 1.3 nm로 얇아지면 직접 터널링 전류는 대략 몇 배가 되는가?
Q6. NAND 플래시가 수십 µs 만에 프로그램되면서도 전원 없이 10년 가까이 데이터를 유지할 수 있는 주된 이유는?