메모리 제조 공정

웨이퍼에서 칩까지: 네 박자의 반복

반도체 공정은 복잡해 보이지만 뼈대는 단순하다. ① 막을 입힌다(증착) → ② 무늬를 그린다(노광) → ③ 무늬대로 깎는다(식각) → ④ 씻고 평평하게 한다(세정·CMP). 이 네 박자를 층마다 반복하고, 그 사이사이에 이온 주입과 열처리, 계측·검사가 끼어든다. 한 번의 노광에는 한 장의 마스크(Photomask, Reticle)가 쓰이므로, 공정의 복잡도는 흔히 “마스크 몇 장짜리 공정인가”로 표현한다.

공정은 크게 둘로 나눈다. 실리콘 기판에 트랜지스터를 만드는 앞부분이 FEOL(Front End Of Line), 그 위에 금속 배선을 여러 층 쌓는 뒷부분이 BEOL(Back End Of Line)이다. 로직 칩은 BEOL 배선이 10층을 넘지만 메모리의 금속 배선은 보통 3~5층으로 적다. 대신 메모리에는 로직에 없는 구간이 있다. DRAM이라면 기판 속에 워드라인을 묻고 그 위에 1 µm가 넘는 커패시터 숲을 세우는 구간, 3D NAND라면 수백 층의 막을 쌓고 10 µm 안팎의 구멍을 뚫는 구간이다. 이 장의 대부분은 이 셀 모듈의 이야기다.

규모를 숫자로 보자. 300 mm 웨이퍼 한 장의 면적은 약 707 cm²이고, 다이 면적이 약 60 mm²인 DRAM이라면 1,000개 남짓의 칩이 나온다. 최신 10 nm급 DRAM은 노광 단계만 수십 회(대략 60~80회 수준으로 알려져 있다), 전체 공정 스텝은 수백에서 천 단계에 이르고, 웨이퍼가 팹에 들어가서 나올 때까지 몇 달이 걸린다. 이렇게 만든 웨이퍼가 얼마나 쓸 만한 칩을 내놓는지, 즉 수율은 15장에서 다룬다.

노광: 빛의 파장이 정하는 한계

노광(Lithography)은 마스크에 그려진 회로 무늬를 렌즈로 축소해 웨이퍼 위의 감광막(Photoresist)에 비추는 과정이다. 빛을 받은 부분의 감광막이 화학적으로 변해 현상액에 녹고(양성 감광막), 남은 감광막이 다음 식각의 가림막이 된다. 얼마나 가는 선까지 찍을 수 있는가는 빛의 회절이 정하며, 다음의 레일리 식(Rayleigh Criterion)으로 요약된다.

식이 말하는 바는 분명하다. 더 가는 선을 찍으려면 파장을 줄이거나, NA를 키우거나, \(k_1\)을 낮추거나 셋 중 하나다. 반도체 노광의 역사는 이 세 손잡이를 차례로 돌려 온 역사다. 수은등의 436 nm·365 nm에서 KrF 레이저 248 nm, ArF 레이저 193 nm로 파장을 줄였고, 렌즈와 웨이퍼 사이를 물(\(n \approx 1.44\))로 채우는 액침(Immersion)으로 NA를 0.93에서 1.35까지 올렸다. 그다음 파장은 한참을 건너뛰어 13.5 nm의 EUV(Extreme Ultraviolet, 극자외선)가 되었다.

EUV는 왜 그토록 어려웠나

13.5 nm 빛은 유리도 공기도 통과하지 못한다. 그래서 EUV 노광기는 전체가 진공이고, 렌즈 대신 몰리브덴과 실리콘을 수십 쌍 교대로 쌓은 다층막 거울을 쓴다. 거울 한 장의 반사율은 약 70%여서 열 장 안팎의 거울을 거치면 광원에서 나온 빛의 몇 %만 웨이퍼에 닿는다. 광원은 진공 속에 떨어뜨린 주석(Sn) 방울을 고출력 CO₂ 레이저로 때려 플라즈마를 만드는 방식이다. 마스크도 투과형이 아니라 반사형이다. 2019년 무렵 로직에서, 2020~2021년 DRAM에서 양산에 쓰이기 시작했다.

현재 양산 장비의 NA는 0.33이고, 그다음 세대가 NA 0.55의 High-NA EUV다. 해상도는 약 1.7배 좋아지지만 대가가 있다. 한 번에 찍는 영역이 절반으로 줄고(마스크를 한 방향으로만 8배 축소하는 비등방 광학계), 아래에서 볼 초점 심도가 크게 얕아진다. 2025년 하반기부터 DRAM 제조사들이 High-NA 장비를 팹에 들여놓기 시작했고, 2026년 현재는 양산 적용을 준비하는 단계다.

초점 심도: 해상도의 대가

렌즈가 또렷한 상을 맺는 높이 범위가 초점 심도(DOF, Depth of Focus)다. 웨이퍼 표면의 굴곡과 감광막 두께가 이 범위 안에 들어와야 한다.

DOF가 수십 nm로 줄면 감광막도 그만큼 얇아져야 하고, 얇은 감광막은 식각을 오래 버티지 못한다. 그래서 감광막 아래에 단단한 하드마스크(Hard Mask) 층을 두고, 감광막의 무늬를 먼저 하드마스크에 옮긴 뒤 하드마스크로 본 식각을 한다. 웨이퍼 표면을 평평하게 유지하는 CMP가 중요한 이유도 여기에 있다.

멀티 패터닝, 그리고 DRAM의 EUV 도입

ArF 액침의 한계는 하프 피치 약 38 nm인데, DRAM 셀 어레이는 2010년대 중반에 이미 20 nm 아래로 내려갔다. 파장을 못 줄인다면 방법은 하나, 한 번 찍은 무늬를 공정으로 쪼개는 것이다. 이를 통틀어 멀티 패터닝(Multi-Patterning)이라 한다.

• LELE(Litho-Etch-Litho-Etch) — 성긴 무늬를 두 번 찍어 사이사이에 끼워 넣는다. 두 노광 사이의 정렬 오차(Overlay)가 그대로 선 간격 오차가 된다.
• SADP(Self-Aligned Double Patterning) — 한 번 찍은 선(맨드릴(Mandrel))의 양 옆벽에 얇은 막(스페이서(Spacer))을 붙이고 맨드릴을 없앤다. 선 하나가 스페이서 두 개가 되므로 피치가 절반이 된다. 선폭은 노광이 아니라 증착 두께가 정하므로 매우 균일하고, 정렬 오차가 끼어들지 않는다.
• SAQP(Self-Aligned Quadruple Patterning) — SADP를 두 번 거듭해 피치를 1/4로 만든다. ArF 액침의 80 nm 피치가 20 nm 피치(하프 피치 10 nm)까지 내려간다.

스페이서 방식에는 분명한 제약이 있다. 만들 수 있는 것은 끝없이 이어지는 평행선뿐이다. 선을 필요한 자리에서 끊으려면 별도의 Cut 마스크가 필요하고, 증착·식각 단계가 늘어난다. 그래도 평면 NAND의 워드라인·비트라인과 DRAM의 활성 영역·비트라인처럼 규칙적인 선이 대부분인 메모리 어레이에는 잘 맞았고, 메모리 업계가 로직보다 먼저 이 기술을 대량으로 썼다.

DRAM은 왜 EUV를 한 층씩 들였나

SAQP는 잘 동작하지만 한 층을 만드는 데 증착·식각·세정이 여러 번 들어가고, Cut 마스크까지 합치면 노광도 서너 번이 필요하다. 단계가 늘면 비용과 시간, 그리고 불량 기회가 함께 늘어난다. EUV 한 번으로 이것을 대체할 수 있다면 장비가 비싸더라도 이득이 되는 층이 생긴다. 다만 EUV 장비는 비싸고 귀했으므로, DRAM 제조사들은 멀티 패터닝이 가장 버거운 층부터 한 층씩 EUV로 바꾸어 왔다. 비트라인 컨택이나 스토리지 노드 랜딩 패드처럼 2차원으로 촘촘한 구멍·섬 패턴이 먼저였다. 평행선은 스페이서로 만들 수 있어도 구멍 배열은 그렇지 않기 때문이다.

표의 세대 이름은 선폭을 직접 말해 주지 않는다. 1x부터 1c까지 모두 “10 nm급”이며, 셀의 최소 하프 피치는 대략 18 nm에서 11~12 nm 수준으로 줄어 왔다고 알려져 있다. 회사마다 세대 이름과 실제 치수, EUV 층 수가 다르고 공식 발표가 드물어 표의 숫자는 보도와 분석 자료에 근거한 대략값이다.

식각: 깊고 곧게 파는 기술

식각(Etch)은 가림막이 덮지 않은 부분의 막을 제거하는 공정이다. 약액에 담그는 습식 식각은 모든 방향으로 똑같이 깎여 나가므로(등방성) 미세 패턴에는 쓸 수 없다. 대신 3D NAND의 질화막 제거처럼 “특정 물질만 골라서 전부 녹여 내는” 일에 쓰인다. 미세 패턴은 플라즈마 식각(Plasma Etch, Dry Etch)으로 만든다.

플라즈마 속에는 두 종류의 일꾼이 있다. 전기적으로 중성이며 화학 반응성이 큰 라디칼(예: 불소 F)은 사방으로 날아다니며 표면과 반응하고, 양전하를 띤 이온은 웨이퍼 쪽 전극의 전압에 끌려 수직으로 내리꽂힌다. 이온이 때린 바닥면에서만 반응이 빠르게 일어나고, 옆벽에는 탄소·불소 고분자 막이 얇게 쌓여 보호막(Passivation) 역할을 한다. 그 결과 아래로만 파이는 이방성(Anisotropy) 식각이 된다.

고종횡비 식각

메모리 공정에서 가장 어려운 식각은 둘이다. 9장에서 본 3D NAND의 채널 홀(지름 약 100 nm, 깊이 수~10여 µm)과, 4장에서 본 DRAM의 커패시터 홀(지름 20~30 nm대, 깊이 1 µm 이상)이다. 둘 다 종횡비가 50 : 1을 넘는 고종횡비(HAR, High Aspect Ratio) 식각이다. 구멍이 깊어지면 세 가지 일이 생긴다.

• 이온이 바닥에 닿기 어렵다. 이온은 완벽히 수직으로 날지 않는다. 약간의 각도만 있어도 깊은 구멍에서는 벽에 부딪혀 에너지를 잃는다. 벽에 쌓인 전하가 이온의 궤도를 휘게도 한다.
• 라디칼 공급과 부산물 배출이 느려진다. 좁고 긴 관 속에서 기체 분자는 벽에 수없이 부딪히며 확산한다(크누센 확산).
• 가림막이 버티지 못한다. 식각 시간이 길어지는 만큼 가림막도 깎인다. 그래서 수 µm 두께의 비정질 탄소막(ACL, Amorphous Carbon Layer) 하드마스크를 쓴다.

결과적으로 식각 속도는 구멍이 깊어질수록 느려진다. 이를 종횡비 의존 식각(ARDE, Aspect Ratio Dependent Etching)이라 한다. 간단한 모델로 쓰면 다음과 같다.

• 보잉(Bowing) — 가림막 모서리에 맞고 튕긴 이온이 구멍 윗부분의 옆벽을 때려 배가 불룩해진다. 이웃 구멍과의 벽이 얇아져 단락이나 붕괴가 생긴다.
• 트위스팅(Twisting) — 옆벽에 불균일하게 쌓인 전하가 이온의 진로를 휘게 해 구멍이 한쪽으로 기운다. 바닥에서 구멍의 위치가 수 nm~수십 nm 어긋난다.
• 테이퍼·Not-Open — 이온과 라디칼이 바닥에 덜 닿아 아래가 좁아지고, 심하면 식각이 멈춘다(Etch Stop).

극저온 식각

3D NAND의 적층 수가 300단을 넘어 400단대로 가면서 주목받는 기술이 극저온 식각(Cryogenic Etch)이다. 웨이퍼를 영하 수십 °C(장비 업체 발표 기준 약 −60~−70 °C 이하)로 식힌 채 식각한다. 차가운 표면에는 식각 기체가 물리적으로 잘 달라붙어 구멍 깊숙한 곳까지 반응물이 공급되고, 옆벽의 화학 반응은 느려져 두꺼운 고분자 보호막 없이도 옆으로 덜 깎인다. 결과적으로 식각 속도가 빨라지고(업체 발표로는 기존 대비 약 2배 이상), 보잉과 트위스팅이 줄며, 탄소가 많이 든 보호막용 기체를 덜 쓴다. 2023~2024년 장비 업체들이 차례로 발표했고, 2025~2026년 400단급 3D NAND의 채널 홀 식각에 양산 적용되기 시작한 것으로 알려져 있다.

증착: CVD와 ALD

증착(Deposition)은 웨이퍼 위에 얇은 막을 입히는 공정이다. 금속을 물리적으로 튀겨 붙이는 PVD(스퍼터링)도 있지만, 메모리 셀 모듈의 주역은 기체의 화학 반응으로 막을 만드는 두 가지 방식이다.

• CVD(Chemical Vapor Deposition, 화학 기상 증착) — 원료 기체들을 동시에 흘려 표면에서 반응시킨다. 분당 수십~수백 nm로 빠르다. 플라즈마로 반응을 돕는 PECVD는 낮은 온도에서 두꺼운 막을 빠르게 쌓을 수 있어, 3D NAND의 산화막/질화막 몰드 수백 층을 쌓는 데 쓰인다.
• ALD(Atomic Layer Deposition, 원자층 증착) — 원료 기체를 번갈아 흘린다. 한 번에 원자 한 층 남짓만 쌓이므로 느리지만, 두께를 원자 단위로 제어할 수 있고 아무리 깊은 구멍 속에도 같은 두께로 입혀진다.

ALD의 자기 제한 반응

ALD의 한 사이클은 네 단계다. ① 전구체(Precursor) 기체를 넣으면 표면의 반응 자리에 분자가 한 층 달라붙는다. 자리가 다 차면 더 넣어도 붙지 않는다. 이것이 자기 제한(Self-Limiting) 반응이다. ② 남은 기체를 불활성 기체로 밀어낸다(퍼지). ③ 반응체(산화막이면 O₃나 H₂O, 질화막이면 NH₃)를 넣어 붙어 있던 분자를 원하는 막으로 바꾸고 다음 전구체가 붙을 자리를 다시 만든다. ④ 다시 퍼지. 한 사이클에 자라는 두께를 GPC(Growth Per Cycle)라 하며, 대략 0.05~0.15 nm다.

CVD는 사정이 다르다. 기체 분자가 표면에 부딪혔을 때 달라붙을 확률(Sticking Coefficient)이 크면 분자들은 구멍 입구 근처에서 다 소모되어 바닥에는 거의 닿지 못한다. 입구 쪽 막이 먼저 두꺼워지다가 양쪽이 만나 입구가 막히면 속에 빈 공간, 곧 보이드(Void)가 남는다.

메모리 셀을 만드는 막들

• DRAM 커패시터 유전막 — 커패시터 면적을 더 키우기 어려워지자 유전율을 올리는 쪽으로 갔다. 현재의 표준은 지르코늄 산화막 사이에 알루미늄 산화막을 끼운 ZAZ(ZrO₂/Al₂O₃/ZrO₂)다. ZrO₂는 정방정 결정상에서 유전율이 약 40으로 높고, 가운데의 얇은 Al₂O₃가 결정립계를 끊어 누설 전류를 막는다. 전체 물리 두께는 5 nm 안팎, 등가 산화막 두께(EOT)는 0.5 nm 안팎이다. 전극은 TiN이며, 종횡비 50 이상의 구조에 모두 ALD로 입힌다.
• 3D NAND 몰드 — SiO₂와 Si₃N₄를 한 층에 20~30 nm씩 수백 번 교대로 쌓는다. 층마다 두께가 1%만 달라도 수백 층이 쌓이면 수십 nm가 어긋나므로 두께 균일도와 막 응력 제어가 핵심이다. 응력이 맞지 않으면 웨이퍼가 휘어 노광 초점과 본딩에 문제가 생긴다.
• 3D NAND 저장막 — 채널 홀 벽에 블로킹 산화막, 차지 트랩 질화막, 터널 산화막(ONO)과 폴리실리콘 채널을 차례로 입힌다. 종횡비 60 이상의 홀이므로 ALD(또는 그에 준하는 저압 공정)만이 가능하다.
• 텅스텐 워드라인 — 질화막을 빼낸 수십 nm 높이의 틈에 TiN 장벽막과 텅스텐을 채운다. 텅스텐 원료인 WF₆의 불소가 주변 막을 손상시키는 문제와, 층이 얇아질수록 커지는 저항 때문에 불소가 없고 장벽막이 필요 없는 몰리브덴(Mo)으로 바꾸는 움직임이 2025년 무렵부터 시작되었다.

도핑·열처리·CMP, 그리고 웨이퍼 박막화와 본딩

이온 주입과 열처리

2장에서 본 MOSFET의 소스·드레인과 웰은 이온 주입(Ion Implantation)으로 만든다. 붕소·인·비소 이온을 수 keV~수백 keV로 가속해 실리콘에 박아 넣는다. 주입량과 깊이를 전기적으로 정밀하게 제어할 수 있지만 결정 격자가 손상되므로, 약 1000 °C에서 수 초 이내로 가열하는 급속 열처리(RTA, Rapid Thermal Anneal)로 격자를 회복시키고 도펀트를 활성화한다. 열을 오래 주면 도펀트가 퍼져 접합이 흐려지므로, 공정 전체에서 쓸 수 있는 열의 총량(Thermal Budget)은 늘 빠듯하다. DRAM 셀 트랜지스터에서는 도핑 농도가 접합 누설과 GIDL을 좌우하고, 그것이 곧 데이터 보존 시간을 정한다. 3D NAND의 폴리실리콘 채널은 증착 뒤 열처리로 결정립을 키워 전류를 확보한다.

CMP

CMP(Chemical Mechanical Polishing, 화학적 기계적 연마)는 연마 입자와 약액이 섞인 슬러리를 뿌리며 웨이퍼를 패드에 눌러 돌려 표면을 평평하게 가는 공정이다. 제거 속도는 프레스턴 식으로 근사한다.

층을 쌓을 때마다 표면에 굴곡이 생기는데, 앞에서 보았듯 노광의 초점 심도는 100 nm 안팎에 불과하다. CMP 없이는 다음 층의 노광이 불가능하다. 메모리에서는 소자 분리 산화막, 매립 워드라인과 비트라인의 금속, 3D NAND의 계단 영역을 메운 두꺼운 산화막의 평탄화에 쓰이고, 아래에서 볼 하이브리드 본딩에서는 구리 패드의 높낮이를 nm 단위로 맞추는 결정적인 공정이 된다.

웨이퍼 박막화와 본딩

최근 메모리 공정의 큰 흐름은 한 장의 웨이퍼에 모든 것을 만들지 않는 것이다. 따로 만든 웨이퍼나 칩을 얇게 갈아 서로 붙인다.

• 박막화 — 약 775 µm 두께의 웨이퍼를 임시 지지 웨이퍼에 붙인 채 뒷면을 갈아 수십 µm로 만든다. HBM에서는 이 과정에서 TSV의 끝이 뒷면에 드러난다. 머리카락보다 얇은 웨이퍼는 휘고 깨지기 쉬워 다루기 자체가 어렵다.
• 하이브리드 본딩 — 범프 없이 구리 패드와 산화막 면을 직접 붙이는 기술이다. 두 면을 CMP로 극도로 평탄하게 만든 뒤 상온에서 산화막끼리 먼저 붙이고, 열처리로 구리를 팽창시켜 패드끼리 접합한다. 표면에 수십 nm짜리 입자 하나만 있어도 그 둘레 수십 µm가 붙지 않으므로 청정도가 수율을 좌우한다.
• 웨이퍼 대 웨이퍼(W2W)와 칩 대 웨이퍼(D2W) — 3D NAND의 어레이–CMOS 접합은 웨이퍼째로 붙이는 W2W다. 한 번에 모든 칩이 붙어 빠르지만, 양쪽 웨이퍼의 불량 칩이 서로 만나는 것을 막을 수 없다. HBM은 양품 칩(KGD)만 골라 쌓아야 하므로 칩 단위로 붙인다.

DRAM도 같은 방향을 보고 있다. 셀 어레이와 주변 회로를 별도 웨이퍼에 만들어 붙이는 구조가 차세대 DRAM의 후보로 연구되고 있으며, 이는 다음 절의 수직 채널 트랜지스터와 짝을 이룬다.

DRAM 집적 공정: 묻고, 세우고, 감싼다

4장에서 본 DRAM 셀은 트랜지스터 하나와 커패시터 하나다. 공정 관점에서 이 셀은 아래에서 위로 다섯 덩어리로 만들어진다.

1. 소자 분리와 활성 영역 — 기판에 얕은 도랑을 파고 산화막을 채워(STI, Shallow Trench Isolation) 셀마다의 활성 영역을 나눈다. 6F² 셀에서 활성 영역은 비스듬히 기운 섬 모양이고, 셀 어레이에서 피치가 가장 작은 층 가운데 하나다. SAQP나 EUV가 쓰인다.
2. 매립 워드라인 — 기판에 깊이 100 nm 남짓의 도랑을 파고, 벽에 게이트 산화막을 기른 뒤 TiN과 텅스텐을 채운다. 금속을 도랑의 아래쪽만 남기고 깎아 낸 다음 위를 질화막으로 덮는다. 이것이 매립 워드라인(bWL, Buried Word Line)이다. 채널이 도랑 벽을 따라 U자로 길어져 누설이 줄고, 워드라인이 기판 아래로 숨어 비트라인과의 기생 커패시턴스가 줄어든다.
3. 비트라인 — 두 워드라인 사이의 공통 드레인에 컨택을 내리고 텅스텐 비트라인을 형성한다. 비트라인 옆벽 스페이서에는 유전율을 낮추려고 공기층(Air Gap)을 두기도 한다. 비트라인 커패시턴스가 센싱 신호 크기를 정하기 때문이다(4장).
4. 스토리지 노드 컨택과 랜딩 패드 — 비트라인 사이의 좁은 틈으로 폴리실리콘 컨택을 올려 소스와 연결하고, 그 위에 커패시터가 올라앉을 금속 패드를 만든다. 벌집 배열의 커패시터와 격자 배열의 컨택을 이어 주는 층이라 2차원 패턴이 까다롭고, EUV가 가장 먼저 적용된 층으로 알려져 있다.
5. 커패시터 — 다음 소절에서 따로 본다.
6. 금속 배선 — 구리·알루미늄 배선 서너 층과 패드를 만든다.

커패시터: 가장 가늘고 긴 구조물

셀 면적은 세대마다 줄어드는데 필요한 커패시턴스는 줄지 않는다. 센스 앰프가 읽을 만큼의 전하가 있어야 하기 때문이다. 면적을 못 쓰니 높이로 간다. 공정 순서는 3D NAND의 게이트 대체와 닮았다.

1. 두꺼운 산화막 몰드를 쌓는다(1 µm 이상). 중간과 위에 얇은 질화막 서포터(Supporter) 층을 끼워 둔다.
2. 고종횡비 식각으로 커패시터 홀을 벌집 배열로 뚫는다.
3. 홀 안에 ALD로 TiN 하부 전극을 입힌다. 최신 세대는 홀을 TiN으로 꽉 채운 기둥(Pillar) 형태를 쓴다.
4. 서포터에 구멍을 내고 그 구멍으로 약액을 넣어 몰드 산화막을 모두 녹여 낸다. TiN 기둥만 숲처럼 남고, 서포터 격자가 기둥들을 붙잡아 쓰러지지 않게 한다.
5. 기둥 표면 전체에 ALD로 ZAZ 유전막을 입히고, 다시 TiN과 SiGe 등으로 상부 전극을 채운다.

식에서 손잡이는 셋이다. \(H\)를 키우면 식각 종횡비가 커지고 기둥이 쓰러지기 쉬워진다. \(t_{phys}\)를 줄이면 터널링 누설이 지수적으로 늘어 데이터 보존 시간이 무너진다. \(k\)를 키우면 좋지만 유전율이 높은 물질일수록 밴드갭이 작아 누설이 크다. 게다가 기둥 사이의 틈에는 유전막 두 겹과 상부 전극이 들어가야 하므로, 셀 피치가 줄면 유전막을 얇게 하지 않고는 아예 채울 수가 없다.

6F²에서 4F²로: 수직 채널 트랜지스터

현재의 DRAM 셀은 한 변이 최소 선폭 \(F\)인 정사각형 여섯 개만큼의 면적, 즉 6F²를 차지한다. 매립 워드라인 트랜지스터가 기판 면에 누워 있어 소스–게이트–드레인이 옆으로 늘어서기 때문이다. 트랜지스터를 수직으로 세워 소스·게이트·드레인을 위아래로 쌓으면 셀은 워드라인과 비트라인의 교차점 하나, 4F²로 줄어든다. 같은 \(F\)에서 면적이 2/3가 된다. 이것이 수직 채널 트랜지스터(VCT, Vertical Channel Transistor)다.

말은 쉽지만 공정은 완전히 새로 짜야 한다. 비트라인이 트랜지스터 아래에 묻혀야 하고, 가는 실리콘 기둥을 게이트가 감싸야 하며, 기둥이 기판에서 떨어져 떠 있게 되어 생기는 플로팅 바디 문제도 풀어야 한다. 주변 회로는 별도 웨이퍼에 만들어 본딩으로 붙이는 방식이 유력하게 검토된다. 주요 제조사들은 10 nm급 마지막 세대 이후, 대략 2020년대 후반 도입을 목표로 개발 중이라고 밝히고 있다. 그 너머에는 셀을 옆으로 눕혀 3D NAND처럼 층층이 쌓는 3D DRAM이 연구되고 있다.

3D NAND 집적 공정: 쌓고, 뚫고, 바꾼다

3D NAND의 구조와 공정 개요는 9장에서 보았다. 여기서는 같은 흐름을 “어떤 단위 공정이 어느 단계에서 쓰이는가”의 눈으로 다시 따라간다. DRAM과 가장 다른 점은 노광이 주인공이 아니라는 것이다. 채널 홀의 지름은 약 100 nm, 홀 피치는 150 nm 안팎이어서 ArF 액침 한 번으로 충분하고, EUV는 쓰지 않는다. 대신 증착과 식각이 극한까지 간다. 그래서 3D NAND 팹은 장비 구성에서 식각·증착 장비의 비중이 유난히 높다.

아래 3D 모델에서 단계를 하나씩 넘기며 구조가 만들어지는 과정을 보자. 실제 순서는 제조사와 세대에 따라 조금씩 다르며(예를 들어 계단 형성 시점), 모델은 층 수와 홀 수를 크게 줄인 것이다.

더 높이: 스트링 적층과 본딩

한 번의 식각으로 뚫을 수 있는 깊이에는 한계가 있으므로(4절의 시뮬레이터에서 확인했다), 170단 안팎부터는 몰드 적층과 채널 홀 식각을 두세 번에 나누어 하고 홀을 위아래로 이어 붙이는 멀티 데크(스트링 적층)가 일반화되었다. 2024년 말 양산이 시작된 321단 제품은 세 번에 나누어 뚫는 구조로 알려져 있다. 2025~2026년에는 400단대 제품이 발표되어 양산 단계에 들어서고 있으며, 이 세대에서는 극저온 식각과 셀 어레이–CMOS 웨이퍼 본딩이 함께 도입되는 추세다. 데크를 나누면 한 번의 식각 종횡비는 줄지만 증착·식각·정렬 단계가 그만큼 늘어난다. 결국 3D NAND의 원가는 “한 번에 몇 단을 뚫을 수 있는가”라는 식각 능력에 크게 좌우된다.

이렇게 만들어진 웨이퍼는 바로 출하되지 않는다. 수백 단계 가운데 어느 하나에서 생긴 결함이 칩을 못 쓰게 만들 수 있으므로, 웨이퍼 상태에서 모든 칩을 시험하고 불량 셀을 여분의 셀로 바꾸는 과정을 거친다. 이 이야기는 15장으로 이어지고, 이런 공정에 필요한 막대한 투자가 산업 구조에 어떤 영향을 주는지는 16장에서 다룬다.